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https://e2e.ti.com/support/data-converters-group/data-converters/f/data-converters-forum/1191765/ads1256-sclk-write-timing
尊敬的支持团队。 我们无法将 SCLK 写入 ADS1256。 我们的 SCLK 启动 HI、而不是 LO。 这由一个独立于 SPI 接口的 LSI 控制。 例如、使用 SCLK 的复位时序是否可以在没有 SCLK 上升沿的情况下复位？ 此致、 Hiroaki Yuyama
Hiroaki Yuyama、您好！
ADS1256要求时钟处于低电平而不是高电平空闲状态、否则 ADC 将无法正常工作。
您将需要将控制器配置为 SPI 模式01 (时钟空闲、DIN 上的数据在 SCLK 下降沿移入部件、而在 SCLK 上升沿上的 DOUT 移出数据)
布莱恩
您好、Bryan - San、 感谢你的答复。 我知道启动 SCLK HI 有问题。 我们将控制器设置为 SPI 模式01。 此致、 Hiroaki Yuyama
如果您需要其他东西、请告诉我们 Hiroaki Yuyama 听起来不错
您好、Bryan - San、 感谢你的帮助。 访问(读取/写入) ADS1256时、CS 变为低电平之前、时钟空闲、数据表也是如此 我遵循了发布的时序图。
在我们的 LSI 中、CPOL = 1 (时钟处于高电平空闲状态)、那么我们能否将其连接到与 ADS1256相同的 SPI？ T3 CS 低电平至第一个 SCLK：如果我观察到建立时间和最后一个 SCLK 下降沿之后的 T10 CS 低电平、则时钟空闲时是否可以变为高电平？ 我们要求进行确认。 此致、 Hiroaki Yuyama
是的、正确。 ADS1256要求 CPOL = 0
您能否解释一下"时钟空闲时是否可以提高电平"的意思？ 您是否在询问时钟空闲时 CS 是否可变为高电平？ 您应遵循 ADS1256数据表中的图1所示的 SPI 帧序列和时序。
您好、Bryan - San、 感谢你的答复。 我还有一个问题、当 CS=Hi 时、如果 SCLK 为高电平、是否没有问题？ 此外、当 CS=Lo 时、T3 CS 至第一个 SCLK 低电平：观察设置时间和 T10 SCLK 下降沿、时钟空闲时、SCLK 是否可以变为高电平？ '当 CS 为低电平时、请遵循数据表图1中的时序图。' 在 LSI 中、当 CS 为高电平时、SCLK 变为高电平。 此致、 Hiroaki Yuyama
时钟极性(CPOL)位在"空闲状态"期间定义。 "空闲状态"定义为 CS 处于高电平、在传输开始时转换为低电平、 CS 处于低电平且在传输结束时转换为高电平的周期。
因此、 在 CS 切换为低电平之前、SCLK 必须略为低电平、 而在 CS 变为高电平之后、CS 也必须略为低电平。 我强烈建议您对 ADS1256使用正确的 CPOL 设置、以便 ADC 按预期运行
您好、Bryan - San、 感谢你的建议。 我们尝试尽可能使用 CPOL=0。 由于 ADS1256也可以由 SCLK 复位、这也是您建议 CPOL=0的原因吗？ 我们指导设计 LSI 电路的设计人员进行更改。 此致、 Hiroaki Yuyama
正确的是、ADS1256只能使用 SCLK 引脚复位。 但是、这种类型的复位需要在 SCLK 上有一个非常具体的模式、所以我认为这不是问题。
主要问题是、在整个通信帧期间、包括之前和之后的一段时间内、ADC 期望 SCLK 为低电平。 您不能在系统中设置 CPOL = 0有什么原因吗？ 您是否在 CPOL = 1的 SPI 总线上有其他器件？
您好、Bryan - San、 感谢你的答复。 我们决定将 ADS1256接口从 LSI 更改为可设置 CPOL = 0的微控制器。 这是我们的反馈。 非常感谢！ 此致、 Hiroaki Yuyama
我很高兴您能解决此问题。
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