[参考译文] DAC3171：DAC3171由相同的 DA_CLK 和 DACCLK 驱动

Dror、

什么是 FPGA ODDR？ 您能否发送一个时序图来显示您正在尝试执行的操作？ FPGA 通常不用于为 DAC 或 ADC 提供时钟、因为相位噪声通常很差、会降低数据转换器的性能。 通常使用时钟合成器或发生器、如 CDCE62005。 请参阅随附的原理图。

无论使用什么、都需要确保时钟源满足数据表中显示的 DACCLK 输入要求。

我必须设置我们的 EVM、以查看这是否是问题。 我将在接下来的几天内再次与您进行合作。

此致、

Jim  

Jim、

谢谢你。

FPGA ODDR 是我们 Xilinx FPGA 的 LVDS DDR 输出级。 我们将时钟信号输出为数据信号、这是源同步数据总线中的常见做法。

在本 例中、时钟合成器不是一个选项、因为我们需要为24个 DAC 中的每个 DAC 动态更改时钟相位。

由于 FPGA 中的 IO 电压范围限制、我们需要 LVDS 接口、因此该器件计划替代 ISL5857。

Jim。

感谢您在忽略 FIFO 的情况下进行测试。

您是否遇到过任何时序问题？

我知道您使用的 DACCLK 由 CDCE62005 LVPECL 输出生成。

您能否为 FPGA 生成的 DACCLK 推荐 LVDS 至 LVPECL？

Dror、

没有看到任何时序问题。 您可以使用 SN65LVDS101从 LVDS 转换为 LVPECL。

此致、

Jim

e2e.ti.com/.../scaa062.pdf