[参考译文] DAC7802：基于 CS 的设置/保持时序

您好、Michael、

我想您正在讨论逻辑真值表中突出显示的情况、这是写入 DAC 的有效方法。

在这种情况下、您只需遵循计时图中针对 CSA 和 CSB 线路显示的 T3和 T4。 我假设器件中有一些额外的逻辑将 CSA-B 与 WR 区分开来、但至少其中一个信号需要保持恒定、另一个信号需要上升沿才能根据真值表加载数据。  

如果您使用 WR 信号、则 T5只是告诉您 WR 需要保持低电平30ns 才能识别上升沿并加载数据。  如果保持 WR 被拉至低电平、则无需更改 CSAA/B 的任何时序。  

最棒的

Katlynne Jones

谢谢，Katlynne！

我希望情况就是这样。

我对该部分的时间没有其他问题。