[参考译文] ADC3644EVM：延迟与数据表不匹配

您好、Jim、

您能否共享数据以及用于测量延迟的两种方法？

此致、Amy

函数发生器和网络分析器都用于测量通过 FPGA 和 DAC 进入 ADC 的延迟。  我在单独的测试中隔离了 DAC、我确信几乎所有延迟都是由 ADC 造成的。  FPGA 仅提供1个时钟周期(8ns)。  通道1是函数发生器的脉冲、通道2是 DAC 输出。  我希望总量接近16ns。

您好、Jim、

感谢您分享您看到的数据。 如果您可以分享您的设置照片、这也可能对我们有所帮助。

我们建议使用优质/快速 示波器 进行此测量、并使用方波模拟输入。 使用一个示波器探头查看输入、使用另一个示波器探头查看数字输出。  

我将在明天的实验室里为您进行设置、并与您分享我在实验室里测量的数据。  

此致、Amy

您好、Jim、

我曾尝试在实验中对其进行设置、但意识到我需要修改板。 我应该能够在接下来的几天里获得您的数据。

此致、Amy

实验室测试是否有任何进展？

您好、Jim、

很抱歉耽误您的时间、我联系验证团队、听取有关该器件特性的反馈。

在125m 下采样时、您是正确的、您预计在一个周期延迟内会有8ns 的延迟。 但是、还必须考虑传播延迟-在数据表中、这可以在第10页上找到、并且是典型值。 5ns、带0.3ns 时钟引线(TCD)。  

这意味着器件将为8ns + 5ns + 0.3ns = 13.3ns。  

对于 FPGA、您正在查看一个时钟周期-反串行化是在一个 DCLK 中完成的吗？ 您如何将该数据传输到 GPIO 或其他 DDR 接口上的 DAC (即、这里是否会产生额外的延迟？)

DAC 不能具有零延迟。 您能否提供 DAC 器件型号？

此致、Amy

>反序列化是否在一个 DCLK 中完成？

可以

我做了一些额外的实验、包括测量 进出 FMC 板的脉冲、且延迟仍然超过30ns。  我发现 ADC3644EVM 使用的线路驱动器会 在 ADC 本身之上增加另5.4ns 的延迟。

您是否能够修改 EVM 板并确认实际硬件上的13.3ns 结果？

您好、Jim、

我会将这些信息传达给验证团队并征求他们的意见。 修改后的电路板在该过程中已损坏、因此我们必须订购另一个 ADC3644EVM、因为实验室中没有其他 ADC3644EVM。 当新的版本推出时、我将向您提供最新信息。

此致、Amy

我不感到惊讶的是、这些修改是困难的。  开发板实际上应使用物理跳线、而不是微观0欧姆电阻。

您好、Jim、

以下是验证团队提供的其他详细信息、以50MSPS 为例(20ns 周期)：  

在50MSPS 时、位周期为20ns。 您在时序图中看到 DCLK 的上升沿以7LSB 开始采样、然后是7 MSB：

将它与进行的测量叠加起来、您可以看到从采样信号到具有 MSB (高电平)的样本的延迟实际上仅为~30ns：  

在数据表中、我们给出了5ns (典型值)的传播延迟加上~ 0.3ns 的时钟超前加上一个时钟周期的数字延迟、因此总延迟为~ 25.3ns。 此测量值为~ 28ns、其中探头电容可能是额外延迟的原因。  

您能否提供脉冲数据测量结果？ 您是否还能提供 DAC 器件型号？  如果您想进一步讨论、我们也可以打电话。  

此致、Amy

此外、如果您能提供方框图或照片来帮助我们了解您的测试设置、我们将不胜感激。 您能否告知我们您 用于 测量的探头的放置位置？