Other Parts Discussed in Thread: ADC3644, ADC3644EVM
我在实验中进行了两种类型的测量、以确定 ADC3644延迟。 这两种方法的结果都是50ns。 数据表声称延迟仅为一个时钟周期。 在本例中、这将只有8ns (125MHz)。 我不使用任何抽取功能、并将模式设置为 DDR CMOS。
函数发生器和网络分析器都用于测量通过 FPGA 和 DAC 进入 ADC 的延迟。 我在单独的测试中隔离了 DAC、我确信几乎所有延迟都是由 ADC 造成的。 FPGA 仅提供1个时钟周期(8ns)。 通道1是函数发生器的脉冲、通道2是 DAC 输出。 我希望总量接近16ns。
您好、Jim、
以下是验证团队提供的其他详细信息、以50MSPS 为例(20ns 周期)：
在50MSPS 时、位周期为20ns。 您在时序图中看到 DCLK 的上升沿以7LSB 开始采样、然后是7 MSB： 
将它与进行的测量叠加起来、您可以看到从采样信号到具有 MSB (高电平)的样本的延迟实际上仅为~30ns： 
在数据表中、我们给出了5ns (典型值)的传播延迟加上~ 0.3ns 的时钟超前加上一个时钟周期的数字延迟、因此总延迟为~ 25.3ns。 此测量值为~ 28ns、其中探头电容可能是额外延迟的原因。
您能否提供脉冲数据测量结果？ 您是否还能提供 DAC 器件型号？ 如果您想进一步讨论、我们也可以打电话。
此致、Amy
