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器件型号：ADC3643 主题中讨论的其他器件： ADC3683
您好！
我计划在以下配置中使用 ADC3643芯片(也可能是稍后的 ADC3683)： 64MHz 采样时钟、32倍抽取率、20位2线制 DDR 输出。 据我计算、在本例中、所需的 DCLKIN 为20MHz。
是否可以按照以下方式消除对 PLL 的需求：在每个 FCLK 转换之后、发出一个32或64MHz 时钟的10周期突发？ (而不是连续的20MHz 时钟？)
此致、
Markoo Cebokli.
