[参考译文] DDC232：ＡD変換処理速度について μ A

尊敬的 Kodashima-San：

打扰一下。 我学习日语,但还不够好,不能理解和回答日语。

另外、E2E 的官方语言是英语。

那么、您是否会使用英语、以便人们也可以阅读和理解？

我想您想问的是与 ADC 相关的时钟周期或频率问题？

谢谢

大家好，千春阳三。
我会用英文回答我的问题。

我有一个关于 DDC232CK 的问题。

根据规范"32通道、电流输入 A/D 转换器"第18页的表11、可根据 CLK 的频率来读取 tncdr1。

如果 CLK 频率被设定为20MHz、那么 tncdr1将为67.8us 是正确的吗？

您好！

感谢您用英语书写。

很遗憾、我仍然不清楚您的问题。

可查看数据表第18页、图13和表11。

tncdr1意味着 CONV 的下降沿与/DVALID 的下降沿之间所需的持续时间。 此 tncdr1时间可能具有不同的长度、具体取决于器件(DDC232或 DDC232CK)和 CLK (5MHz 或10MHz)-

不确定67.8us 或20MHz 是什么意思？

谢谢

嗨、简春阳三

感谢您的答复。 抱歉、无法很好地提出问题。

值稍微有误。

至于问题、

数据表第18页、图13和表11是 CLK_4x=0时的规格。

我想了解表11中 CLK_4x=1时的规格。

当我设置 CLK_4x=1时、我读取 DDC232C 的行为如下。

•当 CLK_4x=1时、CLK 的频率增加四倍、因此 CLK 变为20MHz。

•当 CLK 四倍时、tncdr1变为1/4。 因此、276.5/4 = 69.1us。

如果我的解释有任何问题,请告诉我。

您好

感谢您的友好解释。

我能明白我的疑虑。 谢谢你。