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器件型号：ADC09QJ800 我无法理解数据表(SBASAG1 - 2021年10月)。
表8-63指出：
为 DEVCLK 激活低电压 PECL 模式。 内部
每个输入引脚(CLK+和 CLK–)的终端都变为50 Ω
短接至地。 对于具有不同输入偏置电压的应用、
当 DEVCLK_LVPECL_EN 设置为1时、CLK±。
表6-1状态(在 CLK+条目中)：
器件(采样)时钟正输入或差分 PLL 参考时钟负输入。 时钟信号
强烈建议与此输入进行交流耦合、以获得最佳性能。 该差动输入具有
内部100 Ω 差分端接、并且可自偏置至最佳输入共模电压、只要
DEVCLK_LVPECL_EN 设置为0。 如果 SE_CLK 用于应用基准、则该引脚可保持断开状态
低抖动时钟。
那么、当 DEVCLK_LVPECL_EN 为0时、内部使用的是什么端接？
如果我想为来自 LVDS 源的 CLK+/-计时、应如何设置该位？
谢谢
