嗨、 团队，
我们客户的问题之一、 您能提供一些故障排除建议吗？
大家好、我们最近已经完成了 ADC12DJ3200调试。 现在我们将开始调试 ADC12DJ5200、其电路完全一致。
首先、我们使用具有以下设置的单通道10G 采样：
ADC12DJ5200使用 JMODE1模式、K=4
JESD_ CORE_ CLK=250MHz
REFCLK=250MHz
ADC_ SYSREF_ CLK=FPGA_ SYSREF_ CLK=31.25MHZ
使用传输层测试模式可以发现接收到的数据会出现周期性错误、如 ILA 截获的数据图像所示、并且红色标记点表示错误数据。
接下来、我们尝试9.8G 采样并按如下设置：
ADC12DJ5200使用 JMODE1模式、K=4
JESD_ CORE_ CLK=245MHZ
REFCLK=245MHZ
ADC_SYSREF_ CLK=FPGA_ SYSREF_ CLK=30.625MHZ
使用传输层测试模式、还可以发现接收到的数据可能具有周期性错误、但错误点与采样10G 时不同。 图中显示了国际法协会截获的数据，红色标记点表示错误数据。
接下来、我们使用8G 采样并按如下设置：
ADC12DJ5200使用 JMODE1模式、K=4
JESD_ CORE_ CLK=200MHz
REFCLK=200MHz
ADC_ SYSREF_ CLK=FPGA_ SYSREF_ CLK=25MHz
此模式下操作正常、
请问原因可能是甚么？
此致、
罗艾米
尊敬的 Neeraj：
很高兴 看到 您的 回复。 请查看以下反馈。
根据您的建议、我们修改了该代码、它当前在测试模式5下正常运行、如图所示：
但如果将 ADC 设置为正常采样模式、则 SYNC 信号有时会被下拉、如图所示。 如何解决该问题？ 谢谢你。
此致、
罗艾米
尊敬的 Neeraj：
很抱歉重新打开主题、但 客户询问了以下问题
目前、我们使用10G 采样对50MHz 的正弦时钟进行采样、得到的波形如下所示。 请问问题可能是什么？ 非常感谢您耐心回答。
ADC 中的两个子 ADC 的采样数据输出中有160个点、这些点具有周期性和数据突变、
同时两个子 ADC 的采样数据差别很大、因此无法进行数据交叉集成。
此致、
艾米
尊敬的 Neeraj：
来自客户的更新：
这是我们对三角波的采样。 从详细信息来看、每160个采样点仍有骨折、如下图所示：
图中显示了部分三角波。
您是否会抽出一些时间向客户提供一些故障排除建议？
谢谢。
艾米
尊敬的 Neeraj：
非常感谢您抽出宝贵的时间给予我们反馈！
以下是我从客户那里收到的信息：
这是我们使用传输层测试模式获得的数据、应该没有问题。
此致、
艾米
