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https://e2e.ti.com/support/data-converters-group/data-converters/f/data-converters-forum/1237082/dac5687-regarding-usage
大家好、支持团队。
下面我有一个关于使用的问题。
这种用法是否正确？
输入数据流速率：8Mbps
模式：双时钟模式
插值：x 2
数据传输模式：交错总线模式
CLK1频率：16MHz
CLK2频率 : 16MHz
CLK1与 CLK2同步。
此致、
千兆
嗨、Higa：
乍一看、这种设置看起来很正确。 2倍内插会以 DAC 的一半速率运行数据时钟、但之后在单根总线上运行通道 A 和 B (I/Q)会将其加倍、使其恢复到相同的速率。 但是、我尚未测试完全测试此设置。 让我看看我是否可以让该设置运行起来并确认它是否可行。
马特
您好，Matt-San
感谢您的回答。
您可以更新确认吗？
您好！
由于我们内部目前没有任何软件来控制此 DAC、我正在编写一些软件。 您是否能够自行测试设置？ 我认为它会很好。 只是想确保在我给出最终答案之前。 再过一周、我的解决方案才能正常工作。
hi matt-san
感谢您的支持。
我们期待收到您的回复。
Matt 将在星期三回到办公室、我将请他为您提供最新信息。
Rob
我只能让 SPI 在我为该器件找到的旧特性评估板上正常工作。 我将使该设置正常工作并尽快报告。
非常感谢您的耐心。 只是想确保此设置适用于您。
德克萨斯州达拉斯市
我想我误解了你所说的模式。 当您说交错总线模式时、您是说总线 A 和 B 之间有交叉的通道 A 数据？ (半数据速率)还是 仅通过通道 A (双倍数据速率)发送通道 A 和通道 B 数据。
马特-桑
" 仅通过通道 A (双倍数据速率)发送通道 A 和通道 B 数据"
您有任何更新吗？
我们正在等待您的回复。
我已经能够使设置能够使用 X4插值、但不能使用 X2。 我目前正在与系统工程团队讨论、试图解决这个问题。 感谢您的耐心。
很抱歉耽误你的时间。 事实证明、我们在实验中使用的单板上搭载了硅原型(解释它并非在所有运行模式下都能正常工作的原因)。 EVM 不再 供应、因此我无法简单订购新电路板。 我确实订购了一些其他样片、这些样片应该在下周早些时候送达、以便我将这些样片焊接到我拥有的验证板上。 我将在下周星期二之前向您介绍最新情况、希望有一个最终答案。 非常感谢您的耐心。
此致、 马特
现已推出新样片。 我应该对该板填充了好的器件、以便我可以测试此用例并由 OOW 报告。 再次感谢您的耐心等待
北山市
我今天能够使用合适的生产材料使这种设置正常工作。
一些注意事项、
我建议使用 PLL_LOCK 为 FPGA 计时。 在此模式下、PLL_LOCK 将输出 16 MHz、因为 CMOS 输入总线的运行速度必须是输入速率的两倍(恰好与 DAC 的采样率相同)。
我可以使用和不使用 FIFO 来测试它。
再次感谢您的耐心等待、现在我的实验室中已经完成了单个 DAC5687设置。
感谢您的确认。
如果我有任何问题、我会再次与您联系。
