[参考译文] AFE5851：AFE5851 -使用1位时钟对两个 AFE5851数据进行采样

您好！

感谢您联系 TI。

ADC 时钟和输出接口时钟(即 fclk 或 dclk)之间的延迟不是固定的、可能会因器件而异。 表1输出接口时序也显示了相同的内容。

因此、将1个 DCLK 用于其他器件不是一个好主意。 可能在某些器件中计时(设置和保持)失败。 但是、如果您要通过培训在 FPGA 内部为所有通道执行 DPA (动态相位对齐)。 您可以使用1个器件 DCLK 来跨多个通道以及器件对齐数据。

非常感谢

阿比谢克

我可以看到表1输出接口时序(如下所示)中没有显示变化：tpdi 最小值和最大值列为空。 我只能从 tdelay 的变化推断 tpdi 的变化。 但上表中 tdelay 的2行究竟意味着什么尚不清楚。 具体来说：我应该如何理解"在固定电源电压和20°C T 差异"？ 如果电源电压随时间变化而恒定、但温度变化20°C、则 tdelay 会在-1到1ns 之间变化(这不是典型值)、但如果它们恒定、tdelay 也是恒定的？
然后 我在 e2e.ti.com/.../forcing-afe5851-frame-clock-phase 中读到："根据数据表规格、只要与多个器件的输入时钟非常接近、跨多个器件的帧时钟就会被"同步"(在6.4ns-3ns=3.4ns 的窗口内)。"
我由此了解到、如果温度和电源保持不变、这2个变化中的任何一个都不会导致启动后 tpdi 变化。
假设在两个 ADC 都达到最终温度后、在20MHz 采样率下、ADC_0的 tdelay=3.7ns => tpdi_0=12.5 + 3.7 = 16.2ns、ADC_1的 tdelay=5.7ns => tpdi_0=12.5 + 5.7 = 18.2ns。 并且只要温度和电源保持不变、该值就会保持不变。 我在这里吗？

您好！

我明天就会回来找你,因为我不在办公室了。

谢谢。此致、

阿比谢克

您好！

很抱歉响应延迟、感谢您的耐心等待。

我已就这一问题咨询设计团队、希望为您提供正确的信息和数据。  

请允许我多花点时间来获取所需信息。

此致、

阿比谢克

尊敬的 Abishek：
谢谢你的腿工作,我仍然有时间解决这个问题,所以它是好的。
Br、
格尔格利

大家好、

感谢您的耐心等待。

设计团队的人员不在办公室、因此需要一些时间来获取信息。

请放心、我将密切关注这一问题、并将尽快告知您答案。

谢谢。此致、

阿比谢克

您好！

感谢您的耐心等待。

我向设计团队查询了您的问题。 这是它们的响应。

您对 Tpdi 最小/最大变化的理解是正确的。 数据表中提及的变化是+/-1ns、它涵盖了不同温度和器件之间的变化、但我们没有提供详细信息、例如延迟量随温度的变化以及不同器件之间的变化量。 我们认为您可以使用一个位时钟来对其他器件的数据进行去序列化、因为 LVDS 速度不高、但可以在 FPGA 中选择动态相位对齐、使其在生产中稳健运行。

谢谢。此致、

阿比谢克