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器件型号：ADC3662 尊敬的所有人：
我们正在设计一个 ADC3662电路板 、该电路板配置为使用内部 DDC 功能和复杂抽取。
为了简化设计、我们考虑使用 FPGA 内部 PLL 生成 DCLKIN 时钟。
该时钟仅用于 LVDS 串行接口、不用于采集。
FPGA 是 Xilinx Spartan 7、时钟向导估算 PLL 输出抖动大于 300ps 峰峰值。
在数据表中、该时钟的最大抖动是50ps、未指定该时钟是 RMS 还是峰峰值。
类似的配置是否存在任何问题？
如果 DCLKIN 上的抖动 过高、会发生什么情况？
谢谢、此致
安东尼奥·克里马科
