大家好、
我能否知道在 SPI DOUT 激活(数据传输阶段)期间引脚 DRDY 切换是否视为正常? (请查看下面随附的 pic)、或者此 fenomena 有问题?

感谢你能抽出时间。
此致、
欧内斯特
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大家好、
我能否知道在 SPI DOUT 激活(数据传输阶段)期间引脚 DRDY 切换是否视为正常? (请查看下面随附的 pic)、或者此 fenomena 有问题?

感谢你能抽出时间。
此致、
欧内斯特
您好、Ernest
否、这是不正确的行为。 查看 DRDY 信号、可以发现 ADC 数据速率默认为512ksps。 SCLK 需要以高得多的频率运行、或者需要使用较低的数据速率。
当/DRDY 变为低电平时、需要在下一/DRDY 变为低电平之前或在上述示例中将数据(24b 或32b)从器件随时钟输出、时间小于1.9us。 对于24b 数据、这将要求 SCLK 频率最小值为13.3MHz、为了获得最佳性能、在这种情况下、SCLK 应等于16.384MHz 的主 CLK 频率。
此致、
N·基思
精密 ADC 应用
您好、Ernest
好的。现在我理解图像。 DRDY 在第一个 SCLK 下降沿变为高电平、在最新映像中这似乎是正确的。 但是、在 SCLK 活动期间、它变为高电平后不应切换。 逻辑探头由于接地连接不良而拾取噪声、或者来自 SCLK 耦合的/DRDY 线路上存在大量噪声、这会导致逻辑分析仪显示错误的 DRDY 活动。
我建议使用示波器探头查看 DRDY 以获得更好的想法、但我认为您的逻辑分析仪只是从 SCLK 中获取噪声并错误地显示 DRDY 上的活动。
此致、
基思