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器件型号：DDC112 您好、先生！
在我的设计中、DDC112 IC 由控制器控制。 使用计时器、为 CCLK 和 CONV 引脚生成脉冲、其频率分别为10MHz 和1KHz。 DCLK、DOUT、DIN 和 DXMIT 引脚由 SPI 外设控制。 在此设计中、DVALID 引脚连接到微控制器引脚、微控制器不应频繁读取 DVALID 引脚的状态。 仅读取特定 ADC 数据读取功能处的 DVALID 引脚状态。
在这种情况下、DVALID 引脚在第一次集成完成后变为低电平、但是 DXMIT 引脚不会变为低电平、在几个集成周期完成后、只有微控制器进入特定的读取功能、并且读取该功能 DVALID 引脚状态。
注意：此信息来自设计支持论坛、"DVALID 在准备好读取数据时为低电平。 如果没有读取到数据、DVALID 需要在下降到低电平之前再次短暂地变为高电平、以显示数据再次准备就绪。 数据表中的图假定在 DVALID 变为低电平后不久将读取数据、而当 DXMIT 被拉至低电平且 DCLK 被切换为读出数据时、这会导致 DVALID 再次变为高电平。"
我的怀疑是、 如果在几个积分时间段内 DVALID 引脚变为低电平(在 ADC 中数据是一个有效条件)后、DXMIT 引脚没有变为低电平、会发生什么情况？ 这意味着在几个积分周期内不读取来自 ADC 的数据、那么 DXMIT 引脚在此期间的状态是什么？ 给我一个解决方案、以便 DXMIT 在 几个积分时间段内没有从 ADC 读取数据时变为高电平。
谢谢。此致、
戈夫塔姆
