我有
我们 在我的设计中使用 x3 ADC12DJ5200 ADC IC、我们对 3个 ADC 都有相位匹配要求。 以下列出了已考虑和已实施的方案。
我对 器件时钟与 Sysref 时钟的长度匹配没有疑问。 我知道对于一个 ADC IC、不需要匹配器件时钟和参考频率(ADC 评估板中遵循了相同的要求)、论坛中也提到了这一点。
但在我的电路板中、我有多个 ADC 并需要相位匹配。 这里到处都提到了设备时钟和参考频率信号要进行长度匹配。
由于 Sysref 从 LMK IC 生成、并且器件时钟从 LMX 器件生成(LMK 器件时钟长度是 LMK 输出到 LMX 输入布线长度、LMX IC 延迟和 LMX 输出到 ADC 器件时钟输入布线长度的组合) 与评估板中的情况类似。
您能否具体说明如何考虑这些信号的长度匹配？ 这意味着我应该考虑哪种路径的器件时钟？
关于 JESD204B 线路、JESD204B 每个通道由 x8信道组成。 一个通道内允许的最大容差是多少？
要在 X3 ADC IC 之间实现相位同步、所有48个通道上允许的最大布线长度差异是多少？
在我的设计中、我有3个 ADC、我们有相位匹配要求。 那么、我们是否需要 x48 JESD204B 线路的长度匹配？
请为我们提供 JESD204B 通道长度匹配的要求。
