[参考译文] ADS1278：ADS1278测试

尊敬的 Tex：

您能否提供输出板的示意图？  此外、请告诉我如何配置器件、SPI 或帧同步。

有关预期时序、请查看数据表的"SPI 格式时序图"部分。  在 SPI 模式下、CLK、SCLK 和 DIN 均为 ADC 输入、/DRDY 和 DOUT 为输出。

此致、
N·基思
精密 ADC 应用

尊敬的 Nicholas：

我现在没有原理图、但它连接到了 ADS1278的相同引脚。  

我还没有去编程部分进行数据处理、但我只是从控制器生成了 SCLK、并为  IC 提供了所需的输入  

查看了 SPI 格式时序图并提供了图中所示的输入、

示波器中的输出是

DOUT 200Hz、DRDY 200Hz 和同步200Hz  

根据我的理解、每24位、drdy 应该变低和变高

请告诉我现在犯了什么错误  

此致、

TeX

尊敬的 Tex：

在美国、这是一个节日周、我们将在下周回复您。 感谢您的耐心等待

-Bryan

尊敬的 Tex：

FPGA 需要监控 ADS1278的/DRDY 输出。  当/DRDY 从高电平转换为低电平时、已准备好从 ADC 读取数据。   

CLK 需要是连续信号；SCLK 将在低电平状态下空闲。  当/DRDY 变为低电平时、FPGA 将生成24个 SCLK、24b 转换结果将位于 DOUT 引脚上。

使用 SPI 时、最常见的配置是 TDM 模式、其中所有 ADC 通道都在 DOUT1引脚移出。  在这种情况下、每个 SPI 帧的 SCLK 总数将为8*24=192。  格式引脚需要接地以支持此模式。

以下是操作顺序。

1.监控/DRDY 引脚、等待/DRDY 从高电平变为低电平。

2. 发送192个 SCLK，读取 DOUT1引脚上的数据。

3. 读取数据后，等待下一次/DRDY 从高电平转换为低电平。

假设 CLK=SCLK、27MHz 也可被设定为27MHz。  这将支持高达105468SPS 的数据速率。

正常使用时、SYNC 引脚应保持高电平。  SYNC 引脚用作 ADC 复位、只能用于在上电后和任何模式更改后重新同步 ADC。

为了进一步提供帮助、我需要看到一个展示 ADS1278所有引脚连接的草图。  此外、显示 CLK、SCLK、/DRDY 和 DOUT1信号的波形图也会有所帮助。

此致、
基思

尊敬的 Keith：

我使用001固定 tdm SPI 格式、

我正在尝试以1 Hz 正弦波获取200个样本、

如您所说、drdy 信号应该从高到低24 clk 周期  

DRDY 和 DOUT 显示相同的输出。

我的连接是... 对于200个样片

SCLK：102400、clk：102400、VDD：3.3V

请告诉我什么是所有的错误,我在做...

此致、

TeX