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器件型号：ADC3661 主题中讨论的其他器件： ADC3662、 ADC3663
尊敬的 E2E 团队！
我们在单线 SLVDS 输出位映射器中使用 ADC3661。 基于 DCLKIN、DCLK 和 FCLK 的 ADC 数字数据输出。
采样时钟下降沿到 DCLK 上升沿(TPD ) 取决于采样时钟下降沿到 DCLKIN 下降沿(tCDCLK)
如果 tCDCLK <2.5ns、则延迟 TPD (采样时钟下降沿后 DCLK 的第一个上升沿)的值为3n+TDCLK+tCDCLK 。 这个延迟大于 TDCLKIN ,在我们的例子中是1/TDCLKIN 64 MHz。
由于 TPD > TDCLK 、我们推测 DCLKIN 和 DCLK 之间的时序变化。 DCLK 的占空比是如何等于 DCLKIN 的？ 我们希望 fDCLK = fDCLKI ！？
在实现中、我们可以预期 ADC 输出上的串行数据转换是 DCLK 边沿事件的结果。 这很难理解、因为 TCD min = 0ns 指定了数据和 DCLK 之间的无延迟。
从我的角度来看 、使用 DDR 寄存器的数据传输似乎在数据和 DCLK 之间毫无延迟！？ 您能否提供 有关数字数据采集实施的任何见解？
(来源： ADC3661、ADC3662、ADC3663 SBAS991B–2021年2月–2022年9月修订)
此致
托马斯
