[参考译文] ADC121S021：将 CS 置为低电平至13CLK (转换完成)的最长时间是多少？

P.S.

我使用微控制器中的 ICE、通过操控 CS 信号来检查具有多个器件的电路板。

我在运行 CS 几秒钟后检查 CS 时、一些 IC 存在较大的偏差、有些 IC 几乎没有偏差、因此我想检查上限值。

尊敬的 Suda-San：

感谢您的提问。  /CS 被拉至低电平后、该器件的保持时间为13个 SCLK 周期。 这是典型时间、实际上没有最大值或最小值。 请注意以下关于使/CS 保持低电平的事项：

您能否说明一下您的意思："当我将 CS 设置为低电平30秒后发送时钟(16CLK)并查看数据时、该值与预期值有很大的偏差。"？ 请注意以下突出显示的文本。  

此致！

萨米哈

尊敬的 Samiha：

>在/CS 被拉至低电平后、此器件的保持时间为13个 SCLK 周期。 这是典型时间、实际上没有最大值或最小值。

我想知道的是,你到底是谁?

我正在使用 ICE 来操作微控制器的寄存器并检查电路板。 将 CS 设置为 L 后、在任一时序手动发送 SCLK。 (SCLK 为1MHz、CS 保持为 L)

将 CS 设置为 L 后、需要几秒钟时间才能到达 SCLK、但某些 IC 会存在较大的变化、而其他 IC 则变化极小。

但是、在将 CS 设置为 L 并检查转换结果后的30秒内发送 SCLK、所有 IC 都会产生不良结果。

数据表具有最小 Tsu (在可输入 SCLK 之前、CS 设置为 L)、但不存在最大规格。

(我认为如果我知道 Tsu 的最大值、我可以找到保持时间的最小值以及时钟的最小值。)

我认为、如果保持和转换之间的时间较长、泄漏电流导致的误差将增加。

是否有建议的保持时间值(从设置 CS 到 L 再到13clk)？

此致

须田市

尊敬的 Suda-San：

感谢您的讲解。 没错、在应用 SCLK 之前将/CS 保持低电平过长时间会导致采样电容器由于泄漏电流而放电、从而导致不正确的转换结果。 在应用 SCLK 之前、几秒钟是将/CS 保持为低电平的相当长的持续时间。 /CS 低电平和 SCLK 之间的最大时间可以通过查看 TCL 和缝线来估算。 因此、当使用 SCLK=SCLK 时1MHz、它大约为400ns。 您可能能够等待长达1-2个 SCLK 周期、但我建议保持在400ns 内、以避免违反 TCL 和蚀刻。

希望这对您有所帮助。

此致！

萨米哈

尊敬的 Samiha：

感谢您的回答。

我知道我需要在设置 CS 后尽快开始转换。 (超过10ns (Tsu)后)

允许 IC 的时钟频率至少为25kHz、但有任何增益误差数据吗？

数据表中的规格仅列出了1MHz 至4MHz 的数据。

我认为、如果条件为25kHz、则可以理解保持时间为0.5s 时的规格。

此致、

须田市

尊敬的 Suda-San：

您能否说明一下 IC 允许最低25kHz 进行时钟的含义？ 数据表指出最低 SCLK 频率为1MHz。

此致！

萨米哈

尊敬的 Samiha：

数据表的第4页包含建议运行条件。

根据上述规定、该器件可由0.025MHz 供电运行。

如果您有0.025MHz 的规格数据、请告诉我。

此致、

须田市