请注意，本文内容源自机器翻译，可能存在语法或其它翻译错误，仅供参考。如需获取准确内容，请参阅链接中的英语原文或自行翻译。
器件型号：ADS7951 我正在验证我们的自定义 IP、想询问是否有适用于 ADS7951或任何相关器件的 SPI 接口 Verilog 或 VHDL 模型？
我已经附上了 SPI 控制线的图片。 当复位被释放时、第一个 SPI 事务是唯一的。 我在 SPI 时钟上看到一个下降沿、然后是一个上升沿。 该初始下降沿、即第一个上升沿之前的下降沿是否会导致 DO 输出从 DO15 => DO14变化？ 看起来可能会影响我们 FPGA 中的设置时序、因为它随时钟移入来自 ADC 的数据。 关于 D15被 SPI 时钟上的第一个下降沿置基础的情况、我的解释是否正确？
