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[参考译文] ADS131A04：关于 ADC 采样抖动

admin
Guru**** 2665185 points

Other Parts Discussed in Thread: ADS131A04EVM, ADS131A04

请注意，本文内容源自机器翻译，可能存在语法或其它翻译错误，仅供参考。如需获取准确内容，请参阅链接中的英语原文或自行翻译。

https://e2e.ti.com/support/data-converters-group/data-converters/f/data-converters-forum/1334910/ads131a04-regarding-adc-sampling-jitter

器件型号：ADS131A04

我正在考虑使用 ADC 评估板(ADS131A04EVM)测量5kHz 输入信号、采样率为80kSPS 或更高(例如、设置为128kSPS)。

我想测量采样抖动低于1ns。 此评估板是否满足我的要求？

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    TI__Guru**** 2665185 points
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    你好？？ ？？？

    您的问题与以下方面有关：

    • 相间匹配是什么？
    • 或时钟抖动？

    ADS131A04EVM 具有外部时钟输入、如果晶体(Y1)引入的变化过多、您可以使用它来应用抖动非常低的时钟源

    请告诉我这是否解答了您的问题

    -Bryan

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    TI__Guru**** 2665185 points
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    感谢您的答复。 数字中有错误。 我很想知道、根据(1)时钟抖动、(2) ADC 的内部结构和(3) ADC 通信控制等因素、最终采样时间是否在+/- 10ns 范围内。 如果需要(1)时钟抖动、我将使用您提到的外部时钟输入。 (2)和(3)是误差源吗？ 即使存在误差、通常是否处于可忽略不计的水平？ 如果有人知道、我很感谢您的指导。

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    TI__Guru**** 2665185 points
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    您好、jito、

    您能否解释一下"最终采样时间"是什么意思？ 您是否指的是 ADC 转换延迟、即从转换开始到数据就绪的时间？ 您是否指的是 ADC 通道之间的时间差(相位延迟)？

    -Bryan

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    TI__Guru**** 2665185 points
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    我很抱歉我没有解释清楚。
     

    ADC 转换延迟的可变性是可以接受的。
    我想让 ADC 转换的时序正确。
    我不关心 ADC 通道之间的时间差、因为硬件中有两个转换器。 时差是多少？

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    TI__Guru**** 2665185 points
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    您好、jito、

    对于 ADS131A04等过采样 ADC、抖动引起的 SNR 影响由以下所示的公式给出

    如果您要以128kSPS 的速率运行 ADC、则动态范围为85.12dB 且 OSR = 32。 3dB BW 如下图所示、即~1/4的数据速率、或32kHz。

    使用该信息和如下所示的公式、您可以计算出该值以满足 SNR_LIMIT = 85.12dB 的要求、t _jitter = 1.56ns。 不过、与该值相比、您通常需要高10-20dB、以确保时钟抖动不会影响测量。 当 SNR_LIMIT = 95.21dB 时、您需要 t_jitter = 0.5ns。 这是对时钟的输入信号没有影响所需的抖动。 如果您增加了 OSR (降低了采样率)或降低了输入频率、那么您的抖动要求将会放宽。

    -Bryan