我正在考虑使用 ADC 评估板(ADS131A04EVM)测量5kHz 输入信号、采样率为80kSPS 或更高(例如、设置为128kSPS)。
我想测量采样抖动低于1ns。 此评估板是否满足我的要求？
你好？？ ？？？
您的问题与以下方面有关：
ADS131A04EVM 具有外部时钟输入、如果晶体(Y1)引入的变化过多、您可以使用它来应用抖动非常低的时钟源
请告诉我这是否解答了您的问题
-Bryan
我很抱歉我没有解释清楚。
ADC 转换延迟的可变性是可以接受的。
我想让 ADC 转换的时序正确。
我不关心 ADC 通道之间的时间差、因为硬件中有两个转换器。 时差是多少？
您好、jito、
对于 ADS131A04等过采样 ADC、抖动引起的 SNR 影响由以下所示的公式给出
如果您要以128kSPS 的速率运行 ADC、则动态范围为85.12dB 且 OSR = 32。 3dB BW 如下图所示、即~1/4的数据速率、或32kHz。
使用该信息和如下所示的公式、您可以计算出该值以满足 SNR_LIMIT = 85.12dB 的要求、t _jitter = 1.56ns。 不过、与该值相比、您通常需要高10-20dB、以确保时钟抖动不会影响测量。 当 SNR_LIMIT = 95.21dB 时、您需要 t_jitter = 0.5ns。 这是对时钟的输入信号没有影响所需的抖动。 如果您增加了 OSR (降低了采样率)或降低了输入频率、那么您的抖动要求将会放宽。
-Bryan
