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[参考译文] DAC38RF82EVM：增加串行器/解串器通道数时 DAC 输出端的信号丢失

admin
Guru**** 1821780 points
Other Parts Discussed in Thread: DAC38RF82
请注意，本文内容源自机器翻译，可能存在语法或其它翻译错误，仅供参考。如需获取准确内容，请参阅链接中的英语原文或自行翻译。

https://e2e.ti.com/support/data-converters-group/data-converters/f/data-converters-forum/1348826/dac38rf82evm-signal-loss-at-the-dac-output-when-increasing-the-number-of-serdes-lane

器件型号：DAC38RF82EVM
主题中讨论的其他器件：DAC38RF82

您好！

我正在使用评估板和信号发生器评估 DAC38RF82。

100 MHz /+6dBm 信号馈送到 LMK (J4连接器)的输入端。

通过以下配置(仅一个 DAC)、一切都正确、DAC 的输出端会存在正确的频谱。

当配置更改为8个通道(而不是4个通道)时，串行器/解串器通道速率降低了两倍，除了 HSDCPRO 文件(后缀821而不是421)，没有其他配置更改：  

在 HSDCPRO GUI 上，加载正确的 ini 文件(后缀：821)时，将显示以下弹出消息：

重置 DAC JESD 内核(DAC GUI)后、无法在 DAC 输出端检测到频谱(完全无信号)。

我想这是由于 JESD 基准时钟(到 TSW14J57)、必须将其设置为200 MHz (而不是100 MHz)。

此配置有什么问题？

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    TI__Guru**** 1821780 points
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    尊敬的 Alain：

    我怀疑 FPGA 的 LMK 分压器存在问题。 您是否能够显示 PLL1和 PLL2配置标签页以及输出分频器标签页？

    谢谢，Chase

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    TI__Guru**** 1821780 points
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    大家好、蔡斯

    以下是此设置的请求信息。

    LMK PLL1配置：

    LMK PLL2配置：

    LMK 时钟输出：

    DAC 时钟选项卡：

    阿兰

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    TI__Guru**** 1821780 points
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    尊敬的 Alain：

    问题确实是 FPGA 参考不正确、但 GUI 会错误地执行其他一些操作。 对于6400MSPS、16倍插值、421中 FPGA 需要100MHz 基准、而当更改为821时、FPGA 需要200MHz 基准。

    在821模式下、GUI 出于某种原因而设置 LMK 输出、如下所示、其中 FPGA 为 J4基准/2、而 DAC 与 J4基准匹配。 这是不正确的。  

    如果您在 J4中提供200MHz 基准、请将 FPGA DCLK 分频器为1 和 DCLK 源作为旁路 ，FPGA 将正确接收 J4 (200MHz)/1 = 200MHz。

    对于 DAC、您有几个选项：

    1. 您可以将 M 分频器从16更改为8、并将基准从100MHz 变为200MHz 的两倍。 在这种情况下、DAC 和 FPGA 时钟将匹配、无需进一步操作。  DAC VCO 频率将为8/1*4*VCO 200MHz = 6400MHz。
    2. 您可以将 DAC 设置为 DCLK 分频器为2  和  DCLK 源作为分频器 ，这会将 DAC 参考设置为 J4 (200MHz)/2 = 100MHz。 然后 DAC VCO 频率将为16/1*4*VCO 100MHz = 6400MHz。

     谢谢，Chase

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    TI__Guru**** 1821780 points
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    您好，Chase：

     

    如果我很好理解、当你写"FPGA 想要一个200MHz 参考"时、这是由于评估板和信号发生器架构、不是吗？

    您是否确认 DAC 芯片没有限制？

    这意味着、在我们自己使用此 DAC 的设计中、将有可能使用8个通道、将6400MSPS、16x 内插和100 MHz 频率参考发送到 DAC、对吗？

     

    阿兰

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    TI__Guru**** 1821780 points
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    尊敬的 Alain：

    DAC 正常、并且可以使用100MHz 基准、是的。 问题在于 FPGA 演示板上的串行器/解串器收发器需要200MHz 基准、我想它针对进入串行器/解串器收发器 PLL 的 PFD 的分压器调整已经用完。 与另一篇文章一样、我要开始查看 FPGA JESD IP 内核、了解 JESD 内核对此 DAC 操作模式有何要求。 我无法保证 FPGA 时钟、但可以保证 DAC 在使用100MHz 参考设置时能够无问题工作： 100MHz = 6400MHz。

    谢谢，Chase