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器件型号：ADS1282 您好！
我们使用由 FPGA 控制的 ADS1282。 ADC CLK = 4.096MHZ.
通过 ADC 供电->应用了 CLK ->释放 PWD 引脚->释放复位引脚。
DRDY 引脚变为高电平并保持高电平；
尝试通过发送 0x41、0x0 0xD9来重新配置 ADC
帮助 DRDY 始终保持高电平。
如果我们可以检查或更改什么内容、以使 DRDY 引脚开始切换？
谢谢！
