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器件型号：ADC3683 尊敬的 TI 团队：
数据表中规定 DCLKIN 上的抖动不得高于+/-50ps。 在我们的设计中、ADC 采样时钟和 DCLKIN 时钟将由 FPGA 驱动频率对齐。 然而、如果从 FPGA 驱动 DCKLIN 时钟、遵守+/-50ps 抖动规格将极具挑战性。 在我们的设计中、ADC 采样时钟为10MHz、我们将使用单线 LVDS 输出(16位)和80MHz DCLKIN。
为了便于理解、我们提出了以下问题：
-如何指定+/-50ps 抖动(均方根或峰峰值)?
数据表中说明 DCLKIN 抖动是允许的最大值,不随采样率变化。 您能否解释一下为什么 DCLKIN 抖动不随采样率变化？
-抖动值是否随 DCLKIN 频率缩放?
-从技术的角度来看,您能不能提供一个功能说明 DCLKIN 时钟信号如何在片上使用以及为什么抖动如此重要? 如何实现从 ADC 采样时钟域到 DCLKIN 时钟域的数据传输？
-是否有描述片上时钟架构和实现的功能方框图(CLK 采样时钟、DCLKIN、DCLK、FCLK)。 时钟是如何派生的以及彼此之间是如何相关的？
-您能否解释一下如果应用抖动约为150ps...200ps rms 的 DCLKIN 信号会发生什么情况?
提前感谢您的参与！
