[参考译文] AFE5816：AFE 输出测试模式数据中的问题

此外、s_AFE_DCLKP 是我的 dclk、s_AFE_FCLKP 是我的 fclk、(0)是来自 AFE 的输出数据。  

这些是我的寄存器设置序列、

1) 1)硬件复位信号长达100ns

2)

寄存器1，值14

寄存器41，值8000

寄存器42，值8000

寄存器41，值0000

寄存器42，值0000

注册3，值2010

寄存器4，值0001

谢谢你。

您好！

您是否检查 ADC 电源是否干净？

还可以检查 ADC_CLK 是否未损坏？

您好、我的 ADC 电源没有问题、这是我的 ADC_CLK。

出什么问题了吗？

在数据表中、所需的 ADC_CLK 为  

1) 1)共模电压= 0.7V

2)差动摆幅= 0.35V

这是我的电源 ADC_CLK、

1) 1)共模电压= 750mV

2) 2)差分摆幅= 0.4V

我没有解决上面提到的问题。 是否有解决此问题的建议？

您好！

我认为这是与 FPGA 相关的问题。 设备的行为不应与此类似。

器件 DCLK 将位于70MHz，您正在280MHz ILA 时钟中采样。 由于这个分辨率、捕获的数据看起来可能不正确。  

1)您是否可以在范围内的设备输出中检查此数据以验证相同的签名? 这是为了验证设备输出是否符合预期。

2)您可以将 ILA 时钟更改为560MHz 并再次检查吗?

您好、我根据您告诉我的更改再次进行了尝试

为便于国际法协会 决议，

FCLK = 7.85714MHz

DCLK = 55MHz ( 14位1X 串行化。)

ILA = 440MHz

不过、测试图形之间仍然存在差异。

借助更好的 ILA 分辨率、斜坡模式和同步模式中仍然存在时序错误。

这是我的关于 LVDS 代码和 ILA 的 VHDL 代码。

是否有什么问题导致这种差异？

谢谢！  

数据在时钟边沿不会改变。

但是、测试图形之间的时序是不同的。 这样做的原因是什么？

即使寄存器设置或时钟没有错误、时序是否可能不完全匹配？

可能存在轻微的时序不匹配。 此外、每条路径的 FPGA 延迟也会产生影响。 一旦你捕获的 LVDS 数据,你应该不会面临任何问题.