[参考译文] ADS127L18：ADS127L18的 DCLK 是持续时钟还是突发时钟？

admin

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器件型号：ADS127L18

我能否使用 DCLK 来驱动 FPGA 逻辑、它需要是一个连续时钟。

0 admin 8 个月前

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大家好、Daran、

该应用程序工程师是 OOO 本周,他将在下周一(5月13日)回来,请期待他的回应延迟,谢谢。

此外、如果您可以将您有关同一 ADC 的所有问题发布到论坛的同一主题中、那将非常好。

Br、

戴尔

0 admin 8 个月前

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您好、Daran、

是的、只要 ADC 持续转换数据、DCLK 和 FSYNC 时钟都是连续时钟。这些时钟空闲的唯一时间是当 ADC 用于启动/停止模式时。数据表中的图5-2显示了时序关系、其中 FSYNC 等于数据速率、DCLK 取决于内部寄存器设置。

是的、此时钟适合连接到 FPGA 以传输数据。

此致、
N·基思
精密 ADC 应用

0 admin 8 个月前

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Keith、您好

关于这一点的后续问题：

如果我将器件配置为使用菊花链或较少的 DOUT 信号、则每个 DOUT 将为多个通道承载多个24位数据。对整个帧进行一次 Fsync 切换、或对每个样本进行多次切换。 (假设所有相同的采样率)

例如：如果我将器件配置为使用 DOUT[1]：0、则所有8个通道数据都将通过2根导线发出、每个 DOUT 每根导线传输4个24位数据。在这种情况下、帧同步会切换4次、还是每个采样间隔仅切换1次？

谢谢

达兰

0 admin 8 个月前

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您好、Daran、

Fsync 始终以数据速率切换、与单个 DOUT 线路上的多路复用通道数无关。在您的示例中、单个 DOUT 上有4个通道的24b 数据、Fsync 将仅切换1次。

Fsync 的上升沿指示新转换数据开始。当 ADC 处于连续转换模式时、Fsync 和 DCLK 均为连续时钟。

此致、
基思

数据转换器（参考译文帖）(Read Only)