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https://e2e.ti.com/support/data-converters-group/data-converters/f/data-converters-forum/1377384/ads1278-spi-timing-issue
工具与软件：
尊敬的支持团队：
在 ADS1278数据表中、时序是
但当 DRDY 下降至低电平时、我们会发生此情况。 SCLK 应在60ns 内传输时钟。 但花费了高达532ns。 我们需要减少这个时间。
DRDY 引脚下降沿到下一个下降沿的时序为15us、但经过了17us 秒。
我们需要缩短时序。
请做必要的。
谢谢。此致、
A. Ajith Kumar
尊敬的 Ajith Kumar
您的一位同事似乎在问相同或类似的问题。 该主题的标题是相同的
您能否相互协调、并确保问题只被提问一次。 必须多次回答同一个问题、这并不是一种好的利用。
https://e2e.ti.com/support/data-converters-group/data-converters/f/data-converters-forum/1377406/ads1278-spi-timing-issue
-Bryan
尊敬的 Bryan：
问题与该主题不同、但两者的主题是相同的。
尊敬的 Ajith：
数据速率(即/DRDY 的周期)由 ADC 时钟频率以及速度和时钟分频的引脚配置决定。
请提供使用的时钟频率以及 速度模式和 CLKDIV 设置。
此外、从/DRDY 下降到第一个 SCLK 的时序完全由您的系统处理器和代码决定、与 ADS1278上的任何时序无关。 因此、您需要查看您的代码和处理器数据表、以确定如何减少这种时间。 第一个 SCLK 边沿可短至/DRDY 下降沿后的1个 t CLK 周期。 假设您将27MHz 主时钟用于 ADS1278、则最小延迟将为38ns。
此致、 Keith Nicholas 精密 ADC 应用
