[参考译文] ADC3541：需要澄清复杂抽取中的输出数据格式

尊敬的 Joseph：

很抱歉耽误你的时间。

数据表不够清晰、在此深表歉意。 我现在将向您提供看似正确的内容、同时将尝试与设计团队就此进行确认。

在这种情况下、解释2应该是正确的。 图8-36用于显示、当使用 DDR CMOS 复杂抽取时、输出配置会与图7-2中所示的配置不同。 图8-36还显示了这种格式与所示的 SDR 模式格式相同。

要获得 I 和 Q 样本上升沿和下降沿的地址、可在数据表第50页顶部找到以下报价："使用复数抽取时、同时将输出位映射器应用于"I"和"Q"样本。" 因此、对于此特定情况、您不必映射上升沿和下降沿。

在并行接口模式下、最大输出分辨率为18位。 这来自数据表的第48页。

我正努力向设计团队确认这一点、但同时想提供一些反馈。

此致、

Drew

您好、Drew：

感谢您的答复。 我在过去几天进行了很多实验、但我只是无法实现并行 DDR 输出的复杂抽取(即如数据表中所示)。

如果您可以提供一个示例(寄存器写入序列)来激活具有复杂抽取的并行 DDR 输出、这将非常有帮助！

我尝试了多种方法来初始化具有并行 DDR 输出的复杂抽取、但从未获得预期的输出(如图8-36所示、已通过使用示波器探测输出引脚进行了验证)。

因此、我们当前禁用了抽取并正在我们的 FPGA 中实现数字下变频(DDC)。 不过、这明显是浪费资源、因为 ADC 应该能够在片上做到这一点(这正是我们选择这个 ADC 的原因之一)。

使用串行输出切换到复杂抽取可能也不是可行的、因为这意味着对于我们的应用而言、串行引脚上的数据速率非常高(可能太高)。

此致。

尊敬的 Joseph：

对于延迟、我们深表歉意。 我们仍在与设计团队一起努力澄清这一点。

我最晚将于下周星期二与您联系。

此致、

Drew

尊敬的 Joseph：

已晚了一天、我们仍在努力澄清这一点。 我们正在努力对此进行调试。

此致、

Drew

尊敬的 Joseph：

我正在跟进设计、Drew Is OOO。

谢谢！

Rob

您好、Drew、您好 Rob。

非常感谢您为此所做的工作。 我们热切地等待有关这方面的最新消息。 如果有任何东西我们已经可以测试或检查,请告诉我。

此致