[参考译文] ADC12QJ1600EVM：ADC12QJ1600EVM

您好、Giora、

ADC 有三项时钟要求

1) 1)采样时钟(在您的情况下为1GHz)

2) FPGA 参考时钟、这是为 FPGA 收发器提供的参考、以便它们可以锁定从 ADC 传出数据的正确线路速率、请将其视为 FPGA 上 PLL 的参考。

3) JESD 内核时钟、这是 JESD 系统将运行的时钟。

在大多数设计中、对于64b66b、JESD 内核时钟的比率需要为 Linerate/66、对于8b10b、则需要为 Linerate/80 (这也假设 JESD 内核中的数据宽度为64位)在本例中、假设采样时钟为1GHz、JMODE 8的线速率为12.375Gbps、这意味着内核时钟需要为187.5 MHz。

对于 XCVR 时钟、只要它们是线路速率的整数分频、许多不同的时钟都是有效的、因此为简单起见、我们通常使 XCVR_clock = CORE_CLOCK。 对于此模式、两个时钟都将以187.5 MHz 运行。

从数据表的参考设计中可以看到、FPGA 时钟由 ADC 芯片本身生成、该芯片来自 ADC 的 TRIGOUT 引脚。 输出时钟只有可用的分频器值32、64和128、这些分频器值不是标准值、如前所述。 因此、为了使此模式正常工作、您必须调整固件以接受这些时钟分频器值。 同样、在1GHz 时钟的情况下、时钟值将是388.71875 MHz、193.359375 MHz 和96.6796875 MHz。 在 ADC EVM 的该操作中、不使用 LMK、因为所有时钟都可以来自 ADC。

那么、您能否确认要使用 ADC 的确切用例？

回答您的问题"根据您的答案、我可以输入1GHz 和输出 、例如386.71875MHz (对于 JMODE 8 12b 66/64)

为了我的理解,在分发模式,这是不可能的。"  这是正确的、它需要 lmk 具有小数分频器、这就是为什么在 ADC 板上我们会有多个不同的时钟选项来支持不同模式的原因。 然而、有一种解决方案您需要使用 LMK 而不是 ADC 触发引脚。FPGA 时钟频率实际上需要为187.5 MHz、而不是386.71875 MHz、如上所述。 鉴于此、我们需要找到1GHz (采样时钟)和187.5 MHz (参考时钟)的最低公共倍数、其结果是3000 MHz 或3GHz。 这意味着我们可以向 LMK 输入应用3GHz 音调、并使用 LMK 上的分频器获取正确的时钟频率。 例如、要生成1GHz 采样时钟、我们必须使用分频器值3、因为3000/3 = 1000。 对于参考时钟、我们必须使用分频器值16、即3000/16 = 187.5 MHz。 因此、正如您看到的、LMK 仍然可以生成仅给出一个输入音调的所有时钟。

此致！

Eric

Eric、

感谢您的澄清。

Giora