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[参考译文] ADC3683-SP:CLK VID 影响和最小值

Guru**** 1931890 points
Other Parts Discussed in Thread: ADC3683-SP
请注意,本文内容源自机器翻译,可能存在语法或其它翻译错误,仅供参考。如需获取准确内容,请参阅链接中的英语原文或自行翻译。

https://e2e.ti.com/support/data-converters-group/data-converters/f/data-converters-forum/1394772/adc3683-sp-clk-vid-impact-and-minimum-value

器件型号:ADC3683-SP

工具与软件:

您好!

关于采样时钟信号的振幅、我有两个问题。

我们要使用 FPGA 驱动采样时钟信号。 由于驱动器和接收器之间有几英寸的迹线、因此需要端接信号。 我们很快会遇到 FPGA IO 最大电流的问题(如果使用标准50欧姆端接)、或者需要难以制造的高阻抗布线。 列出了1Vpp 下的典型振幅、但没有最小/最大值。 我们可能有兴趣使用交流耦合差分 LVDS 信号来驱动采样时钟、从而能够使用100欧姆差分迹线和可实现的 FPGA IO 电流。 根据下图、似乎支持该模式。

我的问题如下:

1) 1)解释采样时钟振幅如何影响信号质量的机制是什么? 这是因为较低的时钟振幅会增加触发抖动、从而增加正弦波形上的噪声? 我提出这个问题是因为我们计划对方波信号进行采样、而且我们能够对远离边沿的信号进行采样。 因此、与对不断变化的正弦信号进行采样相比、我们的应用更容易触发抖动。

2) 2)上述振幅范围是否可视为"推荐值"? 我的意思是、如果我们接受0.5Vpp 的性能、这是不是可持续/无干扰/可重复的工作点? 数据表未提及最小振幅信号这一事实让我感到奇怪。

根据您的回答、我们将能够判断使用 LVDS 是否是可行的解决方案。

此致、

文森特

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    您好、Vincent:

    根据你的第一个意见,我有更多的关切比你有的问题。

    使用 FPGA 作为采样时钟会大大降低 ADC 的性能。 FPGA 时钟上的抖动相当高、这将减小动态范围。

    如果您的要求非常接近、我会考虑使用更好的时钟器件、从而实现 ADC3683-SP 的数据表性能。

    下面以红色对您的问题进行了评论。

    此致、

    Rob

    1) 1)解释采样时钟振幅如何影响信号质量的机制是什么? RR:时钟信号质量需要具有低噪声和高转换率(幅度较大)、才能达到转换器的额定性能。 这是因为较低的时钟振幅会增加触发抖动、从而增加正弦波形上的噪声? RR:较低的时钟振幅实际上需要更长的时间穿过采样阈值、这允许将更多噪声卷积到 ADC 的输出频谱。 我提出这个问题是因为我们计划对方波信号进行采样、而且我们能够对远离边沿的信号进行采样。 因此、与对不断变化的正弦信号进行采样相比、我们的应用更容易触发抖动。 RR:方波或正弦波可以、ADC 不关心、它只需要时钟在低噪声和高压摆率下非常重复。

    2) 2)上述振幅范围是否可视为"推荐值"? RR:是的、我的意思是、如果我们接受0.5Vpp 的性能、它是否是一个可持续/无干扰/可重复的运行点? RR:是的、这是可重复的。 数据表未提及最小振幅信号这一事实让我感到奇怪。 RR:不确定为什么没有商用器件的最小规格、我们将为航天版本设定最小值。

    根据您的回答、我们将能够判断使用 LVDS 是否是可行的解决方案。 RR:LVDS 将正常工作、但它不能提供最佳性能。 我们通常建议使用 PECL 样式接口、这将为 ADC 提供最佳的转换。

    请注意、我们提供了大量有关在网络上进行时钟输出的信息、但如果您需要建议、请告知我、我很乐意提供一些有关采样时钟与性能的推荐链接。

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    感谢 Rob 的快速回复。 根据您的回答、我有以下问题:

    1) 1)采样时钟上的建议最大抖动是多少? 有一个针对 DCLKIN 的抖动建议、但是我找不到一个针对采样时钟的建议。

    2) 2)如果超出采样时钟上的最大抖动、会发生什么情况? 是功能损失还是性能损失?

    作为参考、我们的应用比良好的频率特性更依赖于具有良好振幅电平测量的高采样率。 孔径抖动导致的增加噪声会影响 FFT 结果、但这并不影响我们的应用。 我们更加关注我们可以称为"直流参数"的内容、例如 DNL/INL/热噪声/量化噪声。

    如果这些参数不受使用更低振幅/更高抖动采样时钟信号的影响、则使用 FPGA 的 LVDS 是一种简单的解决方案、不需要额外的元件。

    我仍然会对您提到的有关采样时钟与性能的链接感兴趣、以确认我是否理解正确的折衷。

    此致、

    文森特

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    您好、Vincent:

    如果您的应用频率较低、并且您实际上是通过时域数据采集来显示测量结果、那么您可能没问题。

    随着时钟噪声或抖动的增加、这将提高 ADC 的本底噪声、从而降低显示屏分辨率的动态范围。

    FPGA 当然是为 ADC 计时的好方法、只是不会产生数据表性能。

    以下是一些供进一步阅读的链接:

    https://www.analogue.com/media/en/analogue-dialog/volume-42/number-1/articles/analogue-to-digital-converter-clock-optimization.pdf

    https://www.analogue.com/media/en/technical-documentation/application-notes/AN-501.pdf

    https://www.ti.com/lit/an/slyt379/slyt379.pdf?ts = 1722537116935&ref_url=https%253A%252F%252Fwww.google.com%252F

    https://www.tij.co.jp/lit/an/slyt389/slyt389.pdf?ts = 1722537174451&ref_url=https%253A%252F%252Fwww.google.com%252F

    https://www.ti.com/lit/an/slyt422/slyt422.pdf?ts = 1722537185225&ref_url=https%253A%252F%252Fwww.google.com%252F

    此致、

    Rob

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    再次感谢您的快速响应和链接。 我要将该线程标记为已解决。

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