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器件型号：ADC3683-SP 工具与软件：
您好！
关于采样时钟信号的振幅、我有两个问题。
我们要使用 FPGA 驱动采样时钟信号。 由于驱动器和接收器之间有几英寸的迹线、因此需要端接信号。 我们很快会遇到 FPGA IO 最大电流的问题(如果使用标准50欧姆端接)、或者需要难以制造的高阻抗布线。 列出了1Vpp 下的典型振幅、但没有最小/最大值。 我们可能有兴趣使用交流耦合差分 LVDS 信号来驱动采样时钟、从而能够使用100欧姆差分迹线和可实现的 FPGA IO 电流。 根据下图、似乎支持该模式。
我的问题如下：
1) 1)解释采样时钟振幅如何影响信号质量的机制是什么？ 这是因为较低的时钟振幅会增加触发抖动、从而增加正弦波形上的噪声？ 我提出这个问题是因为我们计划对方波信号进行采样、而且我们能够对远离边沿的信号进行采样。 因此、与对不断变化的正弦信号进行采样相比、我们的应用更容易触发抖动。
2) 2)上述振幅范围是否可视为"推荐值"？ 我的意思是、如果我们接受0.5Vpp 的性能、这是不是可持续/无干扰/可重复的工作点？ 数据表未提及最小振幅信号这一事实让我感到奇怪。
根据您的回答、我们将能够判断使用 LVDS 是否是可行的解决方案。
此致、
文森特
