[参考译文] ADC12QJ1600：ADC12QJ1600 -与5个 ADC 同步

Eric、您好！

在 EVM 电路原理图中、LMK 和 ADC 芯片的 SPI 接口的 SCLK 和 SDI 是相同的、但 SDO 不同、为什么在 EVM 中会这样给出？

在我的设计中、还将有5个 ADC IC、所以是否可以对所有器件使用通用 SCLK、SDI 和 SDO？ 或 SDO 将如何提供给每个 IC 的不同引脚？  

对于5个 ADC 的 SPI 接口、有什么合适的建议？

此致、

Abhijith

Eric、您好！

我们将使用五个 ADC IC、并希望以1.8V 的 I/O 电压将所有控制信号连接到 Zynq MPSoC HP Bank。 但是、在 EVM 板上、所有 I/O 电平转换为1.9V 再返回。 需要将 I/O 电平转换为1.9V 吗？ 由于我们的 CPU 具有1.8V I/O、因此我对电压范围进行了比较(请参阅附件)。 必须将这些控制信号转换为1.9V 以及从1.9V 转换这些信号吗？

此致、

Abhijith

Eric、您好！

感谢您的澄清。

您能否解释一下为什么在 EVM 原理图中、馈通电容器用于所有 ADC 电源线、但在数据表中、建议使用铁氧体磁珠？
我是否应该按照数据表建议进行操作？

此致、

Abhijith

大家好、团队成员：

对于 ADC 基准时钟的长度匹配和多 ADC 同步的 SYSREF、我有一些疑问。 考虑到 ADC 和 FPGA 的所有时钟均来自单一源(LMK)：

• 在本例中、五个 ADC IC 的 CLK+/-和 SYSREF 是否长度匹配？ 我对吗？
•  FPGA 内核时钟和 FPGA SYSREF 是否应与 ADC IC 的 CLK+/-和 SYSREF 长度匹配？  
• 如何使用从 ADC IC 到 FPGA 的 PLLREFO 时钟？ 这些时钟的长度应该与任何其他时钟相匹配吗？
• 关于  从 ADC IC (D0至 D7)到 FPGA 的收发器通道、所有5个 ADC IC 收发器 RX 通道及其收发器组参考时钟是否都应长度匹配？

此致、

Abhijith

Eric、您好！  

感谢您的澄清。

输入到 ADC IC 的射频输入差分线路是否也要进行组长度匹配？

此致、

Abhijith

尊敬的 Eric：

您能解释一下考虑到每个差分射频输入都是独立采样的、为什么需要对该射频输入进行组长度匹配。

此致、

Abhijith

您好、Abhijith、

我有点困惑、如果您尝试同步采样信号、那么您可能希望 ADC 的每个输入路径的长度匹配、以免在信号之间引入偏差。  

如果您可以 独立采样射频信号、则不必长度匹配这些布线。

此致！

Eric

尊敬的 Eric：

感谢您的澄清。

此致、

Abhijith

尊敬的 Eric：

您能告诉我此射频组长度匹配的容差吗？

此致、

Abhijith

尊敬的 Abhijith：

此长度匹配没有容差。 所有长度匹配差异都会增加一个输入比另一个输入的传播延迟。 例如、如果我将公共信号应用于两个 ADC 芯片、并且一条布线长度的传播延迟高出10ps、则在我们比较数字输出时、第二个通道上的延迟将为10ps。 因此、如果您的应用需要精确的模拟采样、则您应尽可能严格地对信号进行长度匹配、因为此处的任何差异都将直接转换为输出数据的延迟。

此致！

Eric

Eric、您好！

感谢您对长度匹配的澄清。

我们将讨论在与此同一应用相关的不同 E2E 主题中推荐的 LVDS 振荡器(https://e2e.ti.com/support/clock-timing-group/clock-and-timing/f/clock-timing-forum/1394005/lmx2594-recommendation-for-lvds-oscillator)

当绕过内部 PLL 时、您能否在 CLK+/-引脚上提供 ADC 采样时钟规格。？

此致、

Abhijith

Eric、您好！

正在等待您的回复。。。

此致、

Abhijith

您好、Abhijith、

您在寻找确切的 ADC 采样时钟规格？

此致！

Eric

请提供相位噪声规格