[参考译文] DAC38J82：DAC38J82无波形输出

Daniel、您好！

您可以将您的 DAC 和输出前端原理图发送给我们吗？ 也可让我们知道您正在探测的位置。

谢谢！

Rob

尊敬的 Bob：

下面是我 关于 DAC38J82的原理图、我将 A+直接连接到示波器。  

谢谢

此致

Daniel

Daniel：

您是否能够尝试将0x03位0写入1来设置 sif_txenable？ 如需进一步帮助、请提供 DAC 的完整寄存器配置序列。 采样率是多少？ 您使用的是 TI204C-IP？ RX 通道宽度是32位还是64位？

谢谢、Chase

大家好、Chase：

我已经尝试 将0x03位0写入1、结果相同。  

随附了 DAC38J82的步骤。

首先、执行 DAC38J82_Setup ()、然后执行 DAC38J82_ResetJESD ()、最后执行 DAC38J82_ReadStatus ()。

我的目标采样率为312.5M、8通道、interp x1。

DACCLK 输入为 312.5M、JESD 通道速率为1.5625G。

使用 TI204C-IP V1.12、TX_LANE_DATA_WIDTH = 64

谢谢

此致

Daniel

e2e.ti.com/.../DAC_5F00_Reg_5F00_Vaule_5F00_Steps.txt

大家好、Chase：

您对此有任何建议吗？

谢谢

此致

Daniel

Daniel：

今天、我来看看这个。 持续关注。

谢谢、Chase

Daniel、您好！

主 DAC 配置看起来正常。 我刚刚在 EVM 上以312.5MSPS 模式测试、即841、并与您比较寄存器序列。 与我的工作序列相比、您唯一的更改与通道多路复用、不同的 K 值、通道 ID 以及使用4W 与3w SPI 有关。

切换 DAC JESD 复位后、您是否向 DAC 提供至少2个 SYSREF 脉冲？ 这是此处唯一阻止 DAC 侧任何类型输出的因素。 如果通道多路复用不正确、输出数据看起来就不正确、但至少会有一些内容。

谢谢、Chase

此外、您的 K 值被设置为32 (0x4C 0x1F07)、但 RBD 值保留为19 (0x4B 0x1200)。 您可能可以尝试通过设置0x4B 0x1F00将 RBD 值增加到32。 我认为这不能解决问题、因为如果是这种情况、DAC 会产生弹性缓冲器溢出错误。

同样、0x6C 回读为0x0003也是正常的。

TI JESD IP 中的基准时钟是多少？ 对于64位的 RX 通道宽度、系统时钟应为 SerDes/80 -> 1562.5M/80 = 19.53125MHz。 您能否分享一下 ILA 在 TI JESD204方面的形象？ 在 TX_RESET 仍然有效时 MASTER_RESET 是否置为无效？ MASTER_RESET 置为无效后、PLL 锁定状态是否报告为0x3 (由于这是8通道模式、因此必须锁定2个四通道、即读回2b'11)？ 然后、可以将 TX 复位置为无效。

这都是对的吗？

谢谢、Chase

大家好、Chase：

感谢您的调查。

1.我把 RBD 改成了32,但结果还是一样的。

2."TI JESD IP 中的参考时钟是什么？" . 我在  TI JESD IP 中只有 TX、未使用 TX_sys_ref、并且在示例设计中设置为0。

3。我还尝试了用于 DAC 的 Continue SYSREF。 仍然无法正常工作。

4. qpll_locked 为2'b11、请参见随附的屏幕截图。  我还附上了原理图和 LMK04828设置、请帮助查看是否存在任何问题。

5.关于 多路复用,您是指 SERDES 通道到 JESD 通道 多路复用吗? 根据我的理解、通常是 一对一的对应(SERDES lane0到 JESD lane0、SERDES lane1到 JESD lane1等)。 正确吗？

6.我可以知道重置的顺序吗? 首先复位 DAC JESD 还是 先复位 TI JESD204？

7.您是否要共享您的 DAC38J82设置？

谢谢

Daniel

e2e.ti.com/.../LMK04828_5F00_Setup.txt

Daniel、您好！

如果 PLL 锁定在 FPGA 侧、则参考时钟将正确。

当我说通道多路复用时、我指的是多路复用、以校正 FPGA 输出通道和 DAC 输入通道之间的任何不匹配情况。 我不熟悉您的硬件上的映射、因此目前还可以。 这不会阻止任何输出显示-如果不正确、它只会看起来很糟糕。

启动顺序为：

1. 配置 LMK
2. 使 DAC 复位有效(应为硬件复位、但已进行测试、可以确认软件复位正常(将寄存器0x02位为0)
3. 配置 DAC
4. 使主复位置为有效
5. 使 TX 复位置为有效
6. 将主复位置为无效
7. 验证 PLL 锁定
8. 使 TX 复位失效(使 TX 复位失效后、FPGA 将开始通过串行器/解串器发送数据、无论是 K28.5符号还是数据(取决于 SYNCb 状态)
9. 切换 DAC JESD 复位
10. 向 DAC 发出2个 SYSREF 脉冲(如果使用连续参考频率、则自动)

此处为完整设置：  

e2e.ti.com/.../evm_5F00_config_5F00_works.cfg

我注意到 DAC 的 SYSREF 输入显示为 LVDS、但您在进行端接时就好像通过200Ω 下拉电阻、然后是交流耦合、而 SDCLKOUT3的 LMK 输出格式设置为 LCPECL 一样。 对于 LMK04828的交流耦合 LVDS 输出、在串联交流电容器之前应存在一个轻560Ω 差分终端。 您是否能够尝试通过将寄存器0x10F 更改为0x56而不是0x76、来将 SDCLKOUT3输出的输出格式更改为 LVPECL1600mV？

谢谢、Chase

大家好、Chase：

我已尝试将  SDCLKOUT3输出格式更改为 LVPECL1600mV、但仍然无法正常工作。

此外、我还检查了从 FPGA 到 DAC 的通道映射。 我的理解是、如果映射错误、ILAS 将与 JESD IP 和 DAC reg config 之间的 LaneID 不匹配、并且无法建立链路。 对吗？

现在附加了我的波形、似乎是噪声。

我会再次检查所有内容。

谢谢、Daniel

Daniel：

如果通道 ID 不匹配、则 DAC 将发出链路配置错误。 您可以尝试切换 MEM_NO_LANE_SYNC 字段(寄存器0x4F 位5)、这将忽略链路配置错误。

谢谢、Chase