[参考译文] AFE7225：差分时钟输入电平

您好、Brady：

我必须对此进行一点研究、因为该器件是旧器件、 您的 LVDS 时钟应该没问题。

但是、如果您可以使用差动 PECL 型时钟摆幅、对于任何转换器而言、这种时钟摆幅的性能始终都更好。

请给我几天时间看看是否需要此寄存器。

此致、

Rob

是否有可输入到时钟缓冲器的共模范围规格？

我可以改用直流耦合时钟(Vcm 范围为 0.8 - 1.0V)、而不 是交流耦合差分信号、这意味着 AFE 输入缓冲器的共模偏置由时钟输出而不是内部 VCM 缓冲器提供、并且内部/外部 Vcm 之间的任何差异都在内部5k Ω 电阻器中耗散。

您好、Brady：

我将保持时钟引脚的交流耦合输入。 我重新阅读您的帖子、您是否计划驱动时钟单端、SE 或差分、DIFF。

如果是 diff、则无需担心该设置。

此致、

Rob

您好、Brady：

让我仔细检查一下设计、然后直接与您联系。

请给我几天时间。

谢谢！

Rob