[参考译文] ADS1298：ADC 引脚电压帮助

您好、Mohammed：

感谢您发送编修。

对于初学者、您能在加电后读取任何器件寄存器吗？ 这至少将确认 SPI 通信已正确设置。 您还可以测量以下相对于 AVSS 的 VCAPx 引脚：

• VCAP1 =带隙= 1.2V
• VCAP2 = VCM (中间电源)
• VCAP3 (电荷泵)= AVDD + 1.8V
• VCAP4 = VREF/2

关于器件连接：

1. nDRDY 引脚在两个 IC 上保持悬空。 该引脚用作 MCU 的中断、以读取最新的转换数据。 如果没有该中断、在 SPI 读取期间、数据可能会被完全覆盖或丢失。
2. 应通过将 RLDOUT 连接到 RLDINV (放大器反相输入)来闭合 RLD 放大器的反馈环路。 1M||1nF 网络通常包含在反馈环路中。 RLDOUT 通过某种保护网络(即499k||4.7nF)驱动至患者。
3. 假设在使用内部基准、VREFP/N 没有问题。
4. TEST_PACE_OUTx 引脚可保持悬空

此致、

Ryan

你好穆罕默德-我刚刚遇到了你的一个较旧的帖子,这是在我离开办公室的时间错过的。 我对此深表歉意。 我将删除该主题、我们可以在此处继续讨论。

很明显、您以前运行过这些器件。  引起我注意的一个细节是、您似乎在转换之间切换 START 引脚(即单次模式)。 这种方法有效、但不建议用于大多数应用、因为它会将数字滤波器复位并将有效转换数据的延迟增加4倍。 相反、最佳实践是同时在两个器件上一次将 START 引脚从低电平变为高电平。 这会将它们的转换同步到同一个 CLK 边沿。 转换数据将在每个 nDRDY 下降沿以配置的数据速率提供。 然后、您必须启用每个器件的相应 nCS 引脚、并在发生下一个 nDRDY 中断之前从每个器件读取全部216位。 例如、500SPS 的数据速率将要求 SCLK 频率至少为216kHz (建议采用更高的频率以允许时序裕量)。

如果这一点很清楚、或者您有任何其他问题、请告诉我。

此致、

Ryan

尊敬的 Mohammed：

只是为了确认、您是在每个 ADC 读取事务的帧开头发送 RDATA 命令(12h)吗？ 总帧长度应该是28个字节、并且在发送命令时 DOUT 上的第一个字节应该被主机忽略？

第一个器件的 GPIO 引脚似乎配置正确、但第二个器件的 GPIO 引脚配置不正确。 您是否可以探测 GPIO 引脚以确认寄存器是否按预期写入？

这些值为 ADC2的字节21-26、实际上非常接近 ADS1298的量程中点。 传递函数是双极的、因此正值范围为000001h 至7FFFFFh、负值范围为 FFFFFFh 至800000h。

SCLK = 4.9 MHz 是可以的、但您必须考虑名为 tSDECODE 的时序规格、这是发送一个字节所需的最短时间。 规格为4 * tCLK、其中默认情况下 CLK = 2.048 MHz。 因此、4 * tCLK 必须< 8 * tSCLK、或 SCLK 必须> 2倍 CLK。 在4.9 MHz SCLK 下、发送 RREG 或 WREG 命令时、您需要在字节之间插入一个小延迟。 更多详细信息、请参阅第9.5.1.2.1节和第9.5.2.9节。

此致、

Ryan

您好、Ryan、

调整 tSDECODE 实现了这一点。  代码对 WREG 和 RREG 命令进行计时、 字节间没有延迟。
结果也以无暂停的27字节突发形式读取。

通过在字节之间添加6 x tclk 延迟、一切都成功了。

我也在使用相同的缓冲区进行写入和读取、 在读取数据时、MOSI 引脚正在发送最后接收到的字节、而 ADC 将其误认为是新命令、因此会增加更多噪声。

通道9.5.1.2数据表是合理的："器件尝试每八个串行时钟解码和执行命令。"

我要将它标记为已解决。 感谢您的帮助！