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器件型号：ADS131B04-Q1 工具与软件：
当 MCU 与 ADS131B04 SPI 通信时、通过示波器观察到 DRDY 信号在 SPI 时序中主要保持在低电平、当有数据传输时将发生跳变、这是否正确？ 因为我看到写入数据表中的 DRDY 看起来始终为高电平、从而在数据就绪时提供下降沿
工具与软件：
当 MCU 与 ADS131B04 SPI 通信时、通过示波器观察到 DRDY 信号在 SPI 时序中主要保持在低电平、当有数据传输时将发生跳变、这是否正确？ 因为我看到写入数据表中的 DRDY 看起来始终为高电平、从而在数据就绪时提供下降沿
您好？ ？、
数据表中说明了 DRDY 引脚的行为、请参阅第8.5.1.5节。 我复制了下面的相关部分
当数据未在时钟 沿输出时、或者如果您开始随时钟输出数据但没有在整个帧时钟输出时、DRDY 引脚保持低电平。 然后、DRDY 引脚快速切换为高电平、然后再次切换回低电平、以指示新数据已就绪。 我猜这就是您看到的
-Bryan
我在数据表中看到有关 DRDY 的部分、并移植 TI 提供的代码。 但在数据就绪之前、DRDY 始终处于低电平。 你知道为什么会发生这种情况,我应该做什么。 
您能看到这个吗？ GC_DLY[3：0]设置为 1110b (32768/(4.096*10^6))、但采样周期设置为10ms
第一是一个通信信息序列、DRDY 是一条紫线、在图中可以看到 DRDY 始终保持低电平、在读出数据后变为高电平、但时间非常短、因而引入了下降沿。 图2中显示了更广泛的信息。 图3是 MCU 读取的信息、与图4的时序相对应、但可能由于逻辑分析仪的精度、逻辑分析仪可能会显示一些错误。 尽管 DRDY 表现出如图中所示的奇怪行为、但读取的数据仍然正确。 您能帮我解释一下这个现象吗？ 此外、I CYCLE 读取数据的时间为10ms、32768当 I 设置 GC_DLY 时、外部时钟选择8MHz 时、这一次两帧之间的间隔约为8ms、因此 SPI 时序的读取与此类似、仅当周期读取数据时间设置为8ms 时、SPI 时序才正确。 但是、既然我仍然需要10ms 的读取时间、那有什么办法吗？
