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https://e2e.ti.com/support/data-converters-group/data-converters/f/data-converters-forum/1418935/adc3642-dclk_in-generation-ways
工具与软件：
大家好
串行 CMOS 模式下的 ADC3642只需将 DCLK 输出连接到 DCLK 输入、就可以提供 DCLK_IN 时钟吗？
这是合法的配置、还是我需要使用外部网络以采样时钟或从 FCLK 创建 DCLK-IN？
此致、
Judy Badulin
您好、评审团
否、这无效。 该器件没有用于 DCLK 生成的内部 PLL、因此不会发生任何情况。 它需要一个给器件馈送的外部时钟电源。
谢谢、Chase
你好、Chase。
感谢您的快速回复。 还有一个问题：DCLK_IN 信号是否有任何抖动要求？ 是否可以使用 FPGA 内部 PLL 宏从采样时钟生成它。
此致、评审团。
DCLKIN 没有特定的抖动要求。 但是、TPD 将根据采样时钟下降沿和 DCLKIN 下降沿之间的延迟而变化。 因此、采样时钟与 DCLKIN 的关系需要保持一致。
只要通过锁存到采样时钟相位的 PLL、就应该可以从 FPGA 生成 DCLKIN。
Drew
