[参考译文] ADC3910D065：对评估板进行编程

您好、Jon、

如果 Vivado 检测到 JTAG 软件狗已断开与 FPGA 的连接、或 FPGA 在编程期间断电、则会看到此错误。 请确保按照用户指南连接了一切：两个 EVM 都有电源、两个 EVM 都有 USB 连接、并且根据《ADC3910D125EVM 用户指南》、所有跳线都已在 TSW1418EVM 上正确配置。 如果所有设置都正确、则 USB 电缆可能出现问题、或者连接到的 USB 端口无法为 FPGA 提供足够的电力。 如果您使用 USB 集线器进行 TSW1418EVM USB 或 JTAG 软件狗 USB 连接、请尝试直接连接到 PC。 尝试交换 USB 电缆和要连接到的 USB 端口以进行这些连接。

此致！

Luke

尊敬的 Luke：

我能够发现 USB 和 Digilent JTAG pod 存在冲突。  因此我能够通过移除 USB 进行编程。

不过、当我使用提供的10b_DDR.bit 和.ltx 文件对 FPGA 进行编程时、会出现以下错误：

警告：[Xicom 50-38] xicom：没有为 CseXsdb 从类型指定 CseXsdb 寄存器文件：0、CSE 驱动程序版本：0。 跳过从器件初始化。
警告：[Xicom 50-38] xicom：没有为 CseXsdb 从类型指定 CseXsdb 寄存器文件：0、CSE 驱动程序版本：0。 跳过从器件初始化。
信息：[Labtools 27-1434]器件 xc7a100t (JTAG 器件索引= 0)使用不支持的调试内核的设计进行编程。
警告：[Labtools 27-3361]未检测到调试集线器内核。
分辨率：
1.确保连接到调试集线器(dbg_hub)内核的时钟是自由运行的时钟并且处于活动状态。
2.确保 Vivado Hardware Manager 中的 BSCAN_SWITCH_USER_MASK 设备属性反映设计中的用户扫描链设置并刷新设备。 要确定设计中的用户扫描链设置、请打开实现的设计并使用"GET_PROPERTY C_USER_SCAN_CHAIN[GET_DEBUG_CORES dbg_HUB]"。
有关设置扫描链属性的更多详细信息、请参阅 Vivado 调试和编程用户指南(UG908)。
警告：[Labtools 27-3413]从探头文件中删除位于"uuuid_9E5F81CB5AFE5EBD9B083A60DFA7040F"位置的 CellName："design_1_i/DCLK_ILA"的逻辑内核、因为无法在已编程器件上找到它。
警告：[Labtools 27-3413]从探头文件中删除位于"uuuuid_D4760B86CACE5B4A85361056704FD62B"位置的 CellName：'design_1_i/DCLKz_ila"逻辑内核、因为无法在已编程器件上找到它。

您好、Jon、

很高兴听到您现在可以进行编程。 此类警告通常在 FPGA 设计未检测到来自 ADC 的 DCLK 时发生。 有几个原因可能导致了这种情况。 ADC 根据采样时钟生成 DCLK。 假设您要向 EVM 上标有 CLK 的 SMA 连接器提供65MHz 时钟信号(因为您正在使用 ADC3910D065)、请确保时钟振幅足够、约为10dB。 还需要确保通过运行软件包中提供的 ADC3910D125EVM_API_Rev0.1.py python 脚本来对 ADC 进行编程。 在使用此脚本对 DCLK 进行编程之前、ADC 不会输出 DCLK。 因此、您必须提供一个 CLK、运行脚本来对 ADC 进行编程、然后按该顺序对 FPGA 进行编程。 通过该顺序、您可以对 FPGA 进行编程并采集数据。 如果您仍在接收错误、请告知我、我们可以拨打电话来调试您的设置。

此致！

Luke