[参考译文] ADC3910D065：对评估板进行编程

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Other Parts Discussed in Thread: ADC3910D125EVM, TSW1418EVM, ADC3910D065

请注意，本文内容源自机器翻译，可能存在语法或其它翻译错误，仅供参考。如需获取准确内容，请参阅链接中的英语原文或自行翻译。

https://e2e.ti.com/support/data-converters-group/data-converters/f/data-converters-forum/1425458/adc3910d065-programming-eval-board

器件型号：ADC3910D065
主题中讨论的其他器件：ADC3910D125EVM、 TSW1418EVM、

工具与软件：

尝试加载采集卡的 FPGA 并出现以下错误：

选中"Enable End of startup check"(启用启动结束复选框)：

错误：[Labtools 27-3165]启动结束状态：低
错误：[common 17-39]"program_hw_devices"由于先前的错误而失败。
错误：[Labtoolstcl 44-513]硬件目标关闭。关闭目标：localhost:3121/Xilinx_tcf/Digilent /210249BAC1C1

或者

未选中"Enable End of startup check"(启用启动结束复选框)：

错误：[Labtools 27-2312]器件 xc7a100t_0不再可用。
检查电缆连接并且目标板已经加电
使用 DISCONNECT_HW_server 和 CONNECT_HW_server 重新初始化硬件目标。
使用 OPEN_HW_TARGET 重新注册硬件器件。
错误：[Labtoolstcl 44-513]硬件目标关闭。关闭目标：localhost:3121/Xilinx_tcf/Digilent /210249BAC1C1

然后需要对卡进行下电上电、但仍然存在此错误。

使用 Vivado 2022.2

谢谢！

Jon

3 个月前

0 admin 3 个月前

TI__Guru**** 1785650 points

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您好、Jon、

如果 Vivado 检测到 JTAG 软件狗已断开与 FPGA 的连接、或 FPGA 在编程期间断电、则会看到此错误。请确保按照用户指南连接了一切：两个 EVM 都有电源、两个 EVM 都有 USB 连接、并且根据《ADC3910D125EVM 用户指南》、所有跳线都已在 TSW1418EVM 上正确配置。如果所有设置都正确、则 USB 电缆可能出现问题、或者连接到的 USB 端口无法为 FPGA 提供足够的电力。如果您使用 USB 集线器进行 TSW1418EVM USB 或 JTAG 软件狗 USB 连接、请尝试直接连接到 PC。尝试交换 USB 电缆和要连接到的 USB 端口以进行这些连接。

此致！

Luke

0 admin 3 个月前

TI__Guru**** 1785650 points

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尊敬的 Luke：

我能够发现 USB 和 Digilent JTAG pod 存在冲突。因此我能够通过移除 USB 进行编程。

不过、当我使用提供的10b_DDR.bit 和.ltx 文件对 FPGA 进行编程时、会出现以下错误：

警告：[Xicom 50-38] xicom：没有为 CseXsdb 从类型指定 CseXsdb 寄存器文件：0、CSE 驱动程序版本：0。跳过从器件初始化。
警告：[Xicom 50-38] xicom：没有为 CseXsdb 从类型指定 CseXsdb 寄存器文件：0、CSE 驱动程序版本：0。跳过从器件初始化。
信息：[Labtools 27-1434]器件 xc7a100t (JTAG 器件索引= 0)使用不支持的调试内核的设计进行编程。
警告：[Labtools 27-3361]未检测到调试集线器内核。
分辨率：
1.确保连接到调试集线器(dbg_hub)内核的时钟是自由运行的时钟并且处于活动状态。
2.确保 Vivado Hardware Manager 中的 BSCAN_SWITCH_USER_MASK 设备属性反映设计中的用户扫描链设置并刷新设备。要确定设计中的用户扫描链设置、请打开实现的设计并使用"GET_PROPERTY C_USER_SCAN_CHAIN[GET_DEBUG_CORES dbg_HUB]"。
有关设置扫描链属性的更多详细信息、请参阅 Vivado 调试和编程用户指南(UG908)。
警告：[Labtools 27-3413]从探头文件中删除位于"uuuid_9E5F81CB5AFE5EBD9B083A60DFA7040F"位置的 CellName："design_1_i/DCLK_ILA"的逻辑内核、因为无法在已编程器件上找到它。
警告：[Labtools 27-3413]从探头文件中删除位于"uuuuid_D4760B86CACE5B4A85361056704FD62B"位置的 CellName：'design_1_i/DCLKz_ila"逻辑内核、因为无法在已编程器件上找到它。

0 admin 3 个月前

TI__Guru**** 1785650 points

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您好、Jon、

很高兴听到您现在可以进行编程。此类警告通常在 FPGA 设计未检测到来自 ADC 的 DCLK 时发生。有几个原因可能导致了这种情况。 ADC 根据采样时钟生成 DCLK。假设您要向 EVM 上标有 CLK 的 SMA 连接器提供65MHz 时钟信号(因为您正在使用 ADC3910D065)、请确保时钟振幅足够、约为10dB。还需要确保通过运行软件包中提供的 ADC3910D125EVM_API_Rev0.1.py python 脚本来对 ADC 进行编程。在使用此脚本对 DCLK 进行编程之前、ADC 不会输出 DCLK。因此、您必须提供一个 CLK、运行脚本来对 ADC 进行编程、然后按该顺序对 FPGA 进行编程。通过该顺序、您可以对 FPGA 进行编程并采集数据。如果您仍在接收错误、请告知我、我们可以拨打电话来调试您的设置。

此致！

Luke

数据转换器（参考译文帖）

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