[参考译文] ADC31JB68：ADC31JB68EVM 是否仍可用？

尊敬的 Mark：

ADC31JB68的 EVM 已停产。 许多旧版 EVM 都太难支持、而且最近的 FPGA 也逐渐停产、转而采用相邻的支持数据采集卡。

请确认您只需要 EVM 设计包、我会为您详细说明并发送给您。

此致、

Rob

尊敬的 Rob：

感谢您的快速响应。 我拥有 ADC 前端设计方面的经验、我通常将 EVM 视为实际检查、以确保没有错过任何东西。 但这是我第一次使用 JESD240B 进行设计、因此我要寻找后端的指导 我在任何制造商的任何地方都找不到参考设计。 我的研究表明、采样信号必须具有极低的抖动、因为它会在 SERDES 上进行乘法、因为它影响 SNR。但是、执行时钟倍频的位置还不清楚、例如在 FPGA 或单独的时钟分配芯片上？ FPGA 是否在其设计中包含该功能？ 现在的标准取决于 JESD204C、因此不确定这会对所有这些带来什么影响、以及我是否应该立即做好准备？

无论如何、我都要寻找有关将 单个 ADC31JB68使用到 FPGA 中所涉及的电路的任何指导。 如果您认为 ADC31JB68EVM 会很有帮助、请将其发送出去。 此外、您可以随时发送自己可能拥有的任何其他参考设计信息、或者应用手册、甚至是您自己的体验。 谢谢。

此致、

标记

尊敬的 Mark：

感谢您的参与。

采样时钟抖动不会直接影响 JESD、仅影响 ADC 中内部采样网络的模拟部分。 如果采样时钟抖动较差、这将降低 SNR。 JESD 链路是一种协议、与此指标无关。

采样时钟在 JESD 链路的 ADC 中乘以... 不在 FPGA 中。

以便更好地理解与转换器相关的 JESD 链路。 下面是一些应用手册：

https://www.ti.com/lit/wp/sbaa517/sbaa517.pdf?ts = 1730126225251&ref_url=https%253A%252F%252Fwww.ti.com%252Ftechnologies%252Fjesd204.html%253FkeyMatch%253Drick+zarr+jesd%2526tisearch%253Duniversal_search

https://www.analogue.com/media/en/technical-documentation/technical-articles/JESD204B-Survival-Guide.pdf

否则、可以访问 TI.com 并在搜索栏中键入"JESD"、还有网络研讨会等。

如果您想使用我们免费的 TI JESD IP、可访问此处并进行申请。 我们在许多较新的器件上提供了大量示例。

www.ti.com/.../TI-JESD204-IP

此致、

Rob

尊敬的 Rob：

再次感谢您的快速响应。 我知道 AD Tome、它非常详细和有用。 也许我想做的太多了-这只是将 ADC 串行端口连接到 FPGA (具有合适的板载 IP)、并将它们交给相同的低抖动时钟吗？ 如果是、您会为此推荐任何特定的时钟分配电路吗？ 我发现大多数对于此简单应用具有太多的输出。 谢谢。

此致、

标记