请注意，本文内容源自机器翻译，可能存在语法或其它翻译错误，仅供参考。如需获取准确内容，请参阅链接中的英语原文或自行翻译。
器件型号：ADS9218 主题中讨论的其他器件：ADS9212、
工具与软件：
尊敬的先生/女士：
我们将探索 在您的电流数据采集设置中使用 ADS9212 ADC 的可能性。
我们的 FPGA 板只有一个数据通道。 目前没有更换 FPGA 板的计划。 这意味着 DCLK 和 FCLK 输出时钟必须被省略。
因此、我们想要使用 USER_BITS_ADC_A 和 USER_BITS_ADC_B 字段作为训练模式、以便在系统同步模式(自计时模式)下运行 ADC。
方法1.
FPGA PLL 将生成 DCLK 和 FCLK。 我们应通过 AMD IDELAY 基元路由 ADC 数据、并采用"数据眼居中"方法来采集16位 ADC 数据。
方法2.
开发一个以与 DCLK±相同的速度运行的状态机、该状态机包含该时钟频率的三个相位(间隔120º μ s)。 每个相位都获取数据 DOUTA±作为 ADC 的输出。
通过所获取的每组数据的标题中 USER_BITS_ADC_A 和 USER_BITS_ADC_B 的位置、用户可以选择在 D±的数据有效窗口期间发生的状态机时钟阶段。
您能否谈谈这两种建议方法是否适用于 ADS9218？
此致、
Panneer Raja Vajravelu
