[参考译文] ADC12DJ5200RFEVM：板载时钟问题

尊敬的 Jeff：

我会有人为你研究这件事。

电压和电流。 您或技术人员是否使用了全新的部件？

此致、

Rob

我们的技术人员采用了新的0201部件

好的、感谢 Jeff 的确认。

请在周一之前回复。

此致、

Rob

尊敬的 Rob：是否有关于此问题的任何更新？  您是否能够使用板载时钟运行相同的配置？  谢谢

尊敬的 Jeff：

对于延迟、我们深表歉意。 我还没有机会在实验室中进行设置和测试、但我认为这可能会导致一个问题、那就是在 EVM SYSREF 的意外时钟模式下会生成并路由到 ADC。 我想可能是 sysref 信号未正确对齐、从而导致 ADC 重置其链路。 这可以通过查看寄存器0x208中 ADC 的 REALIZED 和 ALIGNED 位来检查。 如果 REALIGNED 位正在不断复位、这意味着链路正在接通和断开。 另外可以检查的是、进入 LMX 器件的参考时钟是正确的、LMK 之外的 FPGA 参考时钟也是正确的。 这也可能导致 FPGA PLL 失锁。

此致！

Eric

我仍然从 EVM GUI 获得不一致的结果-偶尔会在 ADC 上获得 SERDES PLL 锁定、但在重新配置时通常不会锁定(已尝试使用脚本和 GUI)。  确保每次测试结果一致的最佳方法是什么？  TI 配置似乎使 LMX 的 RFOUTB 断电、这样它就不会馈送 ADC 的 SYSREF 输入。 我已经尝试启用它、它会导致 SERDES PLL 失锁。  我已经看到当 PLL 锁定时、ADC 寄存器0x208中的 REALIGNED 位不断设置。  我已经深入到低级寄存器中、但下一步是开始检查所有寄存器并通过整个系统进行探测以验证每个阶段。

JMODE 3始终会通过我们为板载时钟 EVM 修改的 TI 配置文件获得 SERDES PLL 锁定。  我看到有些模式在工作、而其他模式不工作。  

您是否可以确认板载时钟配置适用于 JMODE62 (fs = 4000MSPS)？  我正在使用 ADCxxDJxx00RF EVM GUI 1.3版(ADC12DJ5200RF 器件)。  这是最好的软件选项吗、或者我应该运行其他程序吗？

谢谢！
Jeff

尊敬的 Jeff：

很抱歉耽误您的时间、我将在实验中把它设置好、再验证。

您能告诉我您是使用我们的 JESD IP 还是 Xilinx IP 进行设置吗？

THX：

Rob

尊敬的 Rob：我们连接到一个 Microchip FPGA、并为收发器使用 Microchip IP。  该端可与 TI EVM 上的外部时钟配置完美配合。

感谢您发送编修。 我明天会在实验室工作台上启动该演示并进行更新。

谢谢！

Rob

尊敬的 Jeff：

我们已经验证这可以使用外部时钟工作、为了使这个运行、需要在"Clocking"选项卡的 GUI 中进行一些设置。 我会在下周初就我们的调查结果作出回应。

此致、

Rob

尊敬的 Jeff：

您能给我发送您的 EVM 的照片吗？ 以便我可以看到焊接修改情况的特写？

我们有一些客户进行了不正确的修改。 因此、最好能让我确认事情是否正确。

此外、我还可以假设您在修改时使用了新的电容器和零欧姆电阻器？ 这些元件未被重复使用？

谢谢！

Rob