工具与软件:
您好!
我们需要将两个 ADC 与 ADS52J900连接到 FPGA 中的单个 JESD 实例。 ADC 将在4通道模式下运行。 我们是否可以将两个 ADC 连接到 具有8个通道的单个 JESD 上? 请参考随附的方框图。 另请向 ADC 建议对 fs (采样频率)时钟的任何特别注意事项。 是来自相同的源、例如 源自 JESD 内核 ref_clk 的时钟芯片。 换而言之、ADC 的 FS 时钟是否 需要与 ref_clk 同相参考? 谢谢!
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我们需要将两个 ADC 与 ADS52J900连接到 FPGA 中的单个 JESD 实例。 ADC 将在4通道模式下运行。 我们是否可以将两个 ADC 连接到 具有8个通道的单个 JESD 上? 请参考随附的方框图。 另请向 ADC 建议对 fs (采样频率)时钟的任何特别注意事项。 是来自相同的源、例如 源自 JESD 内核 ref_clk 的时钟芯片。 换而言之、ADC 的 FS 时钟是否 需要与 ref_clk 同相参考? 谢谢!
尊敬的 Trushal:
是的、可以将两个4通道链路(ADC)连接到配置为8个通道的单个 JESD IP (正如您所做的那样、SYNCn 扇出到两个 ADC)。 为此、需要使用 SYSREF 同步 ADC。
因为从 FPGA 生成 SYSREF、所以 FS 和 ref_clock 确实需要进行相位对齐。 即使这样、也很难在 ADC 上满足时序要求、因为您将有一个2ns 的窗口。 此外、我不确定您在此应用中是否需要确定性延迟。 总体而言、最好从公共源生成时钟和 SYSREF、并将输出馈送到 ADC 和 FPGA。
此致、
阿米特