工具与软件：
我不明白这个设置中的频率关系(TI_JESD204_IP_KCU105_DAC38J84_841.zip )这是这个问题的答案。
为什么 J17由409.6MHz 信号馈送？ 我从 Vivado 看到、有一个 PLL IP 将80MHz 转换为20MHz、即 sys_clk。 我认为实际上19.53125MHz 应该是78.125、并且 sys_clk 可以驱动末尾所示的2.44MHz 正弦波 但我不知道时钟芯片是如何将外部409.6MHz 转换为78.125MHz 的。 在 LMK04828控制时钟输出 设置中、DCLK 分频器为32、我想这意味着外部409.6向下转换为409.6/32至12.8MHz。
顺便说一下、在我的设计中、我尝试了这种设置、但不知何故、DAC 没有输出。 我使用156.25MHz 作为时钟输入、而 CLKout 12的时钟仅为156.25/(分频器 I SET) MHz
