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https://e2e.ti.com/support/data-converters-group/data-converters/f/data-converters-forum/1449516/ti-jesd204-ip-vivado-2024-1-synthesis-of-ti-jesd204-ip-crashes-with-exception_access_violation
工具与软件：
您好！
当尝试在 Vivado 2024.1中同步 IP 内核时、出现以下错误
异常程序终止(exception_access_violation) 有关详细信息、请查看"...synth_1/hs_err_pid43636.log"
很遗憾、错误日志未提供任何其他信息。
# #发生意外错误(exception_access_violation) # 堆栈： 没有可用的堆栈跟踪、请使用 hs_err_ 而是.dmp。
问题可能是什么？？
谢谢！
我试图禁用增量合成根据一个较旧的帖子关于这没有它解决问题。
Vivado 2024.2中存在相同问题
欢迎提出任何建议。
我们希望连接 JMODE6中的 TI DDS39RF0、采用1个通道、2个通道、4个流。
以下 IP 的通用映射是否违反某些限制、使其在综合中崩溃？
generic map ( IP_ID => 0, -- IP type and protocol IP_TYPE => "TX", IP_PROTOCOL => 6466,
generic map (
IP_ID => 0,
-- IP type and protocol
IP_TYPE => "TX",
IP_PROTOCOL => 6466,
-- Resolutions of the converter DAC_RES => 16, -- MGT Transceiver related parameters GT_TYPE => "GTHP", NUM_REFCLK_BUFFERS => 1, NUM_QUADS => 1, NUM_TX_LANES => 1, TX_LN_IDX_WIDTH => 1, TX_LN_DATA_WIDTH => 64, GT_USERIO_IN_WIDTH => 16, GT_USERIO_OUT_WIDTH => 16,
-- Resolutions of the converter
DAC_RES => 16,
-- MGT Transceiver related parameters
GT_TYPE => "GTHP",
NUM_REFCLK_BUFFERS => 1,
NUM_QUADS => 1,
NUM_TX_LANES => 1,
TX_LN_IDX_WIDTH => 1,
TX_LN_DATA_WIDTH => 64,
GT_USERIO_IN_WIDTH => 16,
GT_USERIO_OUT_WIDTH => 16,
-- 64b/66b protocol related parameters PARAM_TX_S => 1, PARAM_TX_E => 1
-- 64b/66b protocol related parameters
PARAM_TX_S => 1,
PARAM_TX_E => 1
)
因此、 exception_access_violation 似乎仅在我在 VHDL 包装程序中建立 IP 时才会发生。 如果使用 SystemVerilog Wrapper、问题就会消失。
现在我得到了其他的合成错误、但它们与我所看到的不相关。 现在结束该演示。
