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工具与软件：
FPGA 参考时钟显示在 GUI 中、等于串行速率/64。 在哪里需要这个、它不是器件的输出输入。
这指定了 FPGA 收发器的配置方式吗？
FPGA 收发器 PLL 是否用于从 ADC PLLREF 生成此时钟？
David、您好！
是的、FPGA 使用 FPGA 参考时钟来锁定由 ADC 生成的 JESD 数据的通道速率。 它还将用作 FPGA 端的应用层时钟。
此致！
Eric
这就是我的想法。
但是、应用层时钟会更慢、因为它是在删除64/66开销后？
尊敬的 David：
参考时钟通常可以是许多不同的频率、因为它只是对 PLL 的参考、应用层时钟必须是更具体的频率、并且它们确实会考虑编码开销。 它们的计算公式如下...
SERDES_RATE *(rx_data_width *(1/编码开销)、我们通常在 FPGA 侧使用64位的 rx_data_width、对于8b10b、编码开销为8/10、对于64b66b、编码开销为64/66。 因此、总的来说、8b10b 和64b66b 最终会得到以下比率...
8b10b = 64 * 10/8 = 80
64b66b = 64 * 66/64 = 66
因此、对于给定的 JMODE 和采样频率、我们可以计算时钟需要的值。 例如、我们以1.6GSPS 的速率进行 JMODE 14采样。 我们可以计算出串行器/解串器速率为...
SERDES_RATE = 1.6GSPS * 6.1875 = 9.9Gbps、其中6.1875是该指定 JMODE 的串行化因子、如 JMODE 表7-15中所述。
然后、我们可以使用我之前给出的公式来计算参考时钟频率。。。
REF_CLOCK = 9900Mbps/ 66 = 150 MHz。
