[参考译文] ADS42LB69：测试 PAT 对齐字段的功能寄存器8

尊敬的 Keisuke：

该测试是如何设置的？

您是在使用 ADC EVM 还是使用您自己的电路板设计？

此致、

Rob

尊敬的 Rob：

感谢您的答复。 正如您指出的、我们没有包括重要信息。

基本信息如下：

-我自己的电路板设计

- CLKIN : 240 MHz

-时钟源: FPGA

- DDR 格式

-测试模式通道 A/B：数字斜坡(0100)

-时钟分频器被绕过

- FPGA: Xilinx Zynq-7000

当将来自 ADC 的测试图形捕获到 FPGA 中时、通道 A/B 计数模式的相位未对齐。 我查看了数据表、发现了一个用于同步每个通道测试图形的寄存器、所以我尝试了使用它、但没有出现任何变化。

此致、

Keisuke

尊敬的 Keisuke：

请向我发送正在编程到 ADC 中的完整寄存器列表。

这也会有所帮助。

谢谢！

Rob

尊敬的 Rob：

感谢您的支持。 寄存器列表如下、在 C 源代码中是地址/值对。

//////////////////////////////////////////////////////////////////////////////////////////////////////////////////////////

ADCCommand ADC_init_command[]=｛

｛0x08、0x01｝、//软件复位

｛0x06、0x80｝、//默认值

｛0x07、0x00｝、//默认值

｛0x08、0x0C｝、//默认 DIS CTRL 引脚启用、测试 PAT 对齐

｛0x0B、0x00｝、//默认值

｛0x0C、0x00｝、//默认值

｛0x0D、0x6c｝、//默认值

｛0x0F、0x44｝、//测试图形数字斜坡

｛0x08、0x0C｝//默认 DIS CTRL 引脚启用

｛0x10、0x00｝、//默认值

｛0x11、0x00｝、//默认值

｛0x12、0x00｝、//默认值

｛0x13、0x00｝、//默认值

｛0x14、0x00｝、//默认值

｛0x15、0x01｝// DDR 模式

｛0x16、0x00｝、//默认值

｛0x17、0x00｝、//默认值

｛0x18、0x00｝、//默认值

｛0x1F、0x7F｝、// OVR th 0x7F

｛0x20、0x01｝、// CTRL1和 CTRL2用作超范围的输出引脚。

｛0xff、0xff｝//虚拟数据

}；

//////////////////////////////////////////////////////////////////////////////////////////////////////////////////////////

此致、

Keisuke

尊敬的 Keisuke：

请给我几天时间、以便在实验中进行设置并验证。

谢谢！

Rob

Rob、您好！

感谢您花时间与我一起学习。 我已经按照你描述的方式"几乎"将阵列对齐。 几乎是最重要的部分、从技术上讲、仍然有八个时钟未对齐。 (我正在尝试上传屏幕截图、但出于某些原因、它似乎无法正确上传。 抱歉。)

我想问几个问题。

问题1：对于该 ADC 的规范、图形对齐关闭8个时钟是否是合理的行为？ 或者我还缺少什么吗？  您实验室中两个通道的对齐是否与时钟精度完全匹配？

问题2：您能解释一下我删除 ADC 的命令为什么会起作用吗？  启用测试图形后、是否会在测试 PAT 对齐位的上升沿上进行对齐？

我们的项目正在积极尝试使用该 ADC 供未来开发之用。 因此、我提出上述问题是为了详细了解 ADC 的特性。

此致、

Keisuke

尊敬的 Keisuke：

您是否使用给我提供的相同 SPI 寄存器序列？ 减去我上面突出显示的这条线？ 如果是这样、则同一器件内的两个 ADC 之间的数据对齐应该不会出现问题。

在这种情况下、对于该特定 ADC、寄存器序列很重要。

此致、

Rob