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[参考译文] AFE5401-Q1：如何配置 AFE5401、以便在 TRIG 触发后 DSYNC1和 DSYNC2之间有几个周期的延迟？

admin
Guru**** 2393755 points


请注意，本文内容源自机器翻译，可能存在语法或其它翻译错误，仅供参考。如需获取准确内容，请参阅链接中的英语原文或自行翻译。

https://e2e.ti.com/support/data-converters-group/data-converters/f/data-converters-forum/1465638/afe5401-q1-how-can-the-afe5401-be-configured-so-that-there-are-few-cycles-delay-between-dsync1-and-dsync2-after-the-trig-trigger

器件型号：AFE5401-Q1

工具与软件：

您好！

应如何配置 AFE5401、以便   在 TRIG 触发后 DSYNC1和 DSYNC2之间有少数周期延迟？  这是必要的、因为 TDA3x 的 VIP 输入端口需要在这些信号之间存在特定的时间差才能正确识别。

此致

Tom

  • 0
    TI__Guru**** 2393755 points
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    您好！

    您可以尝试使用 DSYNC1_START_LOW 寄存器位。 这将使 DSYNC1信号反相。  

    DSYNC1的占空比可由 DSYNC1_HIGH 寄存器控制。 因此,使用这2你可以尝试实现延迟.

  • 0
    TI__Guru**** 2393755 points
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    您好、

    确定、谢谢您。

    此致