[参考译文] ADC10D1500：Q 通道中具有平衡-非平衡变压器的 ADC 的性能图

尊敬的 Santanu：

请提供有关您的请求的更多详细信息。

采样率是多少？ 多大的模拟输入 Fin 频率？ 其他特殊寄存器写入吗？

还有事吗？

谢谢！

Rob

尊敬的 Rob：  

1350 MHz 采样率、模拟输入频率：750 MHz、1000 MHz 和1250 MHz @-1dBFS

ADC 配置：引脚控制模式、1：2多路信号分离器非设计

默认寄存器值。  

查找 ENOB、SNR、SINAD 和 SFDR 性能图。  

谢谢、此致、

Santanu Kumar Sinha

尊敬的 Santanu：

感谢您发送编修。  我会在下周早些时候告诉你这件事。

此致、

Rob

尊敬的 Rob：

感谢您发送编修。

我有关于此 ADC 采样时钟所用平衡-非平衡变压器和交流耦合电容的放置的问题。

根据"原理图布局和指南"文档中的建议、我们应将上述元件放置在靠近 ADC 的位置。 但是、由于放置限制、从交流耦合电容器到 ADC_CLK+/-引脚的大约2516mil 的差分布线长度是可行的。

上述安置是否罚款或有任何改进需要进行？

谢谢。此致、

Santanu Kumar Sinha

尊敬的 Santanu：

根据我的理解、平衡-非平衡变压器将从2.5英寸远处"驱动"采样时钟输入。 认为这没问题、什么是平衡-非平衡变压器以及平衡-非平衡变压器初级侧的单端振幅电平是多少？ 如果需要、您是否有提高电平的方法？

此外、我还会在您的设置中将一个100欧姆差分端接电阻放置在 ADC 附近。 这将有助于解决平衡-非平衡变压器的长布线导致的反射。

此致、

Rob

尊敬的 Rob：

我使用了指南(即"B0430J50100A00")中建议的相同平衡-非平衡变压器。 平衡-非平衡变压器初级侧的最大输入功率将是5.78dBm 单端功率。 如果需要、我可以选择降低电平。

根据上面的理解、我必须在 ADC 附近包含一个100欧姆差分端接以减少反射。

我应该在哪里放置差分温度、即在交流耦合电容器之后或交流耦合电容器之前？

当前测试设置中的放置顺序是 PLL -滤波器-平衡-非平衡变压器-交流耦合电容器-"长迹线2.5英寸"- ADC。

谢谢、此致、

Santanu Kumar Sinha

尊敬的 Santanu：

我会使该序列如下：

PLL -滤波器-交流电容器-平衡-非平衡变压器-交流电容器-长布线-差分端(靠近 ADC)- ADC。

我会尽可能使用平衡-非平衡变压器中的最大电平来进行时钟。 这将最大程度地提高转换率、并最小化时钟边沿上的抖动。

另外、对于您最初想要收集的数据、我还没有足够旧的 PC 来用于此 EVM。

Wavevision 数据收集软件从未更新过、在当前 PC/Windows 系统上不起作用。

如果您可以等待一周左右、我可以让 CM 运行数据。

请提供建议。

此致、

Rob

尊敬的 Rob：  

感谢您提供所需的性能图。 我也喜欢采样频率1500 MHz。  

为了在 Q 通道中实现上述平衡-非平衡变压器配置、我们是否需要反转 FPGA 中的 ADC 样本数据？ 请确认。

谢谢。此致

Santanu Kumar Sinha

尊敬的 Rob：

感谢您回答我的问题。

我希望上述捕获的测试数据@ 1500 MHz 包含 FPGA 中 ADC 样本的反转。  

请多多指教。  

谢谢。此致、

Santanu Kumar Sinha

尊敬的 Rob：  

我指的是 平衡-非平衡变压器次级线路的正负、直到 Q 通道输入反相。 在这种情况下、在向 WaveVision 软件提供输入之前、捕获的 ADC 数据在 FPGA 中反转。

奈奎斯特区域上的"折返"可通过捕获的 FFT 波形快照来理解。  

我希望我们在同一页。  

谢谢。此致、

Santanu Kumar Sinha