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https://e2e.ti.com/support/dlp-products-group/dlp/f/dlp-products-forum/970747/dlpc3436-lvds-interface-on-fpga
FPGA 需要两个 LVDS 来连接 DLPC3460、然后将 Sub-LVDS 信号输出到 DMD。
LVDS 的每个通道都在 FPGA 前面、需要多少频率？
2. Sub-LVDS 的输出频率是多少？
Josh、
欢迎访问 E2E 论坛、感谢您关注我们的 DLP 技术。
根据 DLPC3436数据表(请参阅第6.16节)、输出端(右侧)上的高速 DMD 时钟频率额定值为600MHz。
同时、FPGA 的输入时序被设计成与 DLPC3436 (具有155 MHz 的最大像素时钟)的输入时序相匹配。 60Hz 时支持的最大分辨率为1920x1080。
但愿这对您有所帮助。 此致、
Philippe Dollo
谢谢 Philippe
