[参考译文] XIO2001：PCIe -40C 无法建立链路以及数据表接口问题。

您好 David：

 这是新设计吗？ 在哪个温度下 XIO2001启动失败？

Unknown 说：

1)接收器时钟输入引脚(RXP、RXN)上的共模电压是多少？

由于另一侧的 TXP/TXN 采用交流耦合、因此 RXP/RXN 共模电压应约为0V。

Unknown 说：

2)在数据表中、它指出 REFCLK+、REFCLK-、RXP 和 RXN 不需要外部元件、因此可以是直流耦合、而不是交流耦合(即不需要内联电容)。 如果这些线路与 TXP 和 TXN 线路完全一样进行交流耦合、是否会出现问题？

根据 PCIe 规范、REFCLK 是直流耦合的、因此 REF clk 不需要交流电容器。

对于 RXP/RXN、由于 TX 侧是交流耦合、因此可以添加330nf 电容器或不添加电容器。

Unknown 说：

3) REFCLK 是否预计在 PCIe 链路伙伴之间有一个公共源(即使用同一振荡器为 PCIe 交换机和端点(DDC PCIe 桥接器)生成 REFCLK？  [/报价]

是的、PCIe 链路伙伴应生成 REFCLK、直流共 模最大共模电压为 0.55V

我想对此进行修改、并 仅关注 REFCLK+和 RECLK-、因为它被发现是我们客户问题的根源。 因此、现在忽略除以下内容之外的其他所有内容。

当将 XIO2001配置为使用同步100MHz 差分时钟时、是否有 REFCLK+和 REFCLK-的直流共模电压范围规格？

0.84V 的共模是否是 XIO2001的问题？

PCIe 规范要求 Vcross 为250mV 至500mV。 我在 XIO2001数据表中没有看到这一点。 是否需要满足此 Vcross 才能使 XIO2001正常运行？ 如果我们不能做到这一点、会产生什么后果？ 是否有一定数量的已知利润可以违反？

在100HMz 同步参考时钟模式下运行时、是否应该 在 PCIe 链路伙伴之间使用公共源(即使用同一个振荡器为 PCIe 开关和端点生成 REFCLK)？ 如果未使用公共源时钟、XIO2001是否可以工作？ 已知的后果是我们没有使用公共源时钟、但仍使用并配置了100MHz 差分时钟的桥接器。

Unknown 说：

4)当我们的客户关闭电路板、从而从 XIO2001的电源轨上移除3.3V 电压时、XIO2001的3.3V 电源轨上可以看到大约1.6V 的电压。 我在其中一个论坛上读到、L2等电源模式会使 XIO2001将辅助电压反馈回3.3V 电源轨。 这是真的还是我错过了理解吗？ 我们的客户尚未排除系统中存在问题的原因。 然而、由于系统中有大量的 I/O、我们想知道最好是在哪里寻找产生该电压的原因、因此有关会导致将器件反馈到3.3V 电压轨的已知问题、信号或模式的任何信息都将非常有助于指导我们首先查看的位置。 BTW、在室温下、XIO2001电源轨上存在1.6V、器件会通电并建立链路(L0状态)、一切正常。 然而,在-40C (浸泡后)它不会。

看起来如果电源上的电容太多导致放电太慢、您会看到主电源上仍有电压。-40C 是外壳温度

Unknown 说：

5)数据表指出 XIO2001的额定温度为-40C 时、外壳温度(即 BGA 外壳的触摸温度、而不是通过长时间冷浸泡实现的内部芯片温度)是多少？

-40C 是外壳温度。

好极了

Brian

XIO2001在客户系统中的-21C 和-40C 之间开始出现故障。 换句话说、直到温度高于-21C 时、它才会开始工作。 这是一个新的客户计划。

您说 PCIe 链路伙伴"应该"有一个公共源 REFCLK。 我意识到、它通常是 PCIe 的典型推荐时钟方案。 但是、对于 XIO2001使用100MHz REFCLK 是否有这种建议或具体要求？  

我在这里查看的每一个地方都使用"推荐"或"典型的时钟方案"之类的词语、但实际上从未规定"必须"。

我们的器件禁用了125MHz 异步单端基准时钟选项、目的是仅允许使用差分100MHz REFCLK 的系统时钟设计方法。 根据 TI 数据表、我们的理解和期望是所有 PCIe 伙伴之间的通用源 REFCLK、因为要使用本地时钟(即仅针对单个 PCIe 端点器件的本地振荡器)、就需要使用125MHz 单端时钟。 因此、首先 XIO2001中有两个选项的原因。 对吧？

从 XIO2001的角度来看、 100MHz REFCLK 是否可用作差分异步参考时钟、从而允许 PCIe 端点器件使用与实际的 PCIe 交换机和根 复合体不同的时钟源？

如果有人这样做、您认为 XIO2001的后果或问题是什么？

例如、假设  电路板上有一个单端本机振荡器 、该振荡器为时钟发生器芯片馈电、而该时钟发生器芯片仅为该电路板上的两个100MHz 端点器件产生 PCIe 差分 REFCLK。 但是、根 复合体和 连接到根集线器的任何 PCIe 开关都位于不同的板上、这些  板在该板上产生的差分时钟上运行、并使用与第一块板相同的器件。 两个 PCIe 端点的 RXP、RXN、TXP、TXN 等通过连接器离开电路板、并进入适当的交换机和/或根复合体。 除了这可能导致的明显时序问题(尤其是在开始传输大量数据时)会导致 BER 增加之外、 该方案是否会对 XIO2001器件本身产生任何其他已知的负面影响(比如建立链路和进入 L0状态)。 我们正在尝试找出使用这样的时钟方案会导致在-40C 下无法建立链路的原因、尽管当温度高于-21C 时、建立链路没有问题。

Unknown 说：

原因首先是 XIO2001中有两个选项。 正确？

是的。

问题是什么呢？ 未检测到 XIO2001或未检测到 PCI 设备？

对于时钟 架构：

通用时钟是市售器件广泛支持的时钟方法。 这种时钟架构的一个优势是它支持展频时钟(SSC)、这对于在基准时钟要求不如 SRIS 严格的情况下降低电磁干扰(EMI)非常有用。 缺点是必须将相同的时钟源分配给每个 PCIe 器件、同时使器件之间的时钟间偏斜小于12ns。

参考架构的基本描述。

  它不存在偏斜问题、但可能会添加更多的抖动源。

以下文档介绍了 PCIe 时钟  架构：

e2e.ti.com/.../PCIe_2D00_Clock_2D00_Source_2D00_Selection.pdf

好极了

Brian